KR100205322B1 - 이피롬 셀의 구조 및 제조 방법 - Google Patents

이피롬 셀의 구조 및 제조 방법 Download PDF

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Abstract

본 발명은 EPROM(Erasable Programmable Read Only Memory) 셀에 대한 것으로 특히 소자의 고집적화 및 프로그램 시간을 최소화하는데 적당한 이피롬(EPROM) 셀의 구조 및 제조방법에 관한 것이다.
상기와 같은 본 발명 이피롬 셀의 구조는 제1도전형 기판내의 소정부분이 식각된 제2도전형 우물과, 상기 소정 영역이 식각된 제2도전형 우물 상의 식각된 영역과 식각되지 않은 영역에 걸쳐서 서로 절연되도록 적층하여 형성된 플로팅 게이트와 컨트롤 게이트와, 상기 플로팅 게이트와 컨트롤 게이트 양측의 제2도전형 우물 내에 형성된 불순물 영역과, 상기 플로팅 게이트와 상기 컨트롤 게이트에 절연되어 일측의 식각된 상기 제2도전형 우물에 형성된 불순물 영역과 콘택되어 형성된 전도층을 포함하여 구성되는 것을 특징으로 한다.
그리고 본 발명 이피롬 셀의 제조방법은 제1도전형 기판내에 형성된 제2도전형 우물의 소정 영역을 식각하는 단계, 상기 소정 영역이 식각된 제2도전형 우물상의 식각된 영역과 식각되지 않은 영역에 걸쳐서 서로 절연되도록 적층하여 플로팅 게이트와 컨트롤 게이트 형성하는 단계, 상기 플로팅 게이트와 컨트롤 게이트 양측의 제2도전형 우물 내에 불순물 영역 형성하는 단계, 상기 플로팅 게이트와 컨트롤 게이트와 절연되어 일측의 식각된 제2도전형 우물에 형성된 불순물 영역과 콘택되도록 전도층을 형성하는 단계를 포함하여 제조되는 것을 특징으로 한다.

Description

이피롬(EPROM) 셀의 구조 및 제조방법
본 발명은 EPROM(Erasable Programmable Read Only Memory) 셀에 대한 것으로 특히 소자의 고집적화 및 프로그램 시간을 최소화하는데 적당한 이피롬(EPROM) 셀의 구조 및 제조방법에 대한 것이다.
일반적으로 이피롬(EPROM)은 메모리 안에 있는 내용을 지울 수 있고 다시 프로그램하여 입력할 수 있는 롬(ROM)의 일종으로써 입력 데이터를 소거할 때는 자외선을 이용하고 프로그램을 입력할 때는 롬 라이터(ROM Writer)를 이용한다.
이하 첨부된 도면을 참조하여 종래의 이피롬 셀의 구조를 설명하면 다음과 같다.
도1에 도시한 바와 같이 제2도전형 우물(2)을 갖춘 제1도전형 기판(1) 상의 소정 영역에 적층되어 형성된 플로팅 게이트 산화막(4)과 플로팅 게이트(5)와 유전층(6)과 컨트롤 게이트(7)가 있고 플로팅 게이트(5)와 컨트롤 게이트(7) 양측의 제2도전형 우물(2) 내에 소오스/드레인 영역(8)이 있다. 그리고 플로팅 게이트(5)와 컨트롤 게이트(7) 일측의 소오스/드레인 영역(8)이 드러나도록 콘택홀을 갖는 평탄 보호막(9)과 상기의 드러난 소오스/드레인 영역(8)과 콘택되도록 콘택홀 부분에 형성된 금속층(10)과 전면에 형성된 페시베이션층(11)을 포함하여 구성된다.
다음으로 종래 이피롬 셀을 프로그램할 때의 동작을 설명하면 다음과 같다.
도1에 도시한 바와 같이 먼저 프로그램을 위해 컨트롤 게이트에 게이트 전압(VG)을 12V 이상 인가하고 드래인 영역에 드레인 전압(VD)을 7V 이상 인가한다. 그리고 이에 따라 형성된 채널을 통해 드레인 영역으로 드리프트(Drift)되는 전자의 에너지가 증가하고 고전압이 인가된 게이트의 강전계로 에너지가 증가된 전자가 드레인 영역에 도달하기 전에 플로팅 게이트 산화막(4)을 지나 플로팅 게이트(5)로 이동하여 이피롬 셀이 프로그램 된다. 프로그램이 끝난 뒤에는 문턱 전압이 동작 전압 이상으로 증가하여 리드 동작시에도(리드의 동작 전압은 게이트 전압과 드레인 전압이 각각 5V일 때이다.) 채널이 형성되지 않아 전류가 흐르지 않게 된다.
종래의 이피롬 셀은 다음과 같은 문제가 있었다.
첫째, 종래와 같은 구조로 이루어진 이피롬 셀은 공정상의 허용 마진과 해상도등의 한계로 인해 셀 면적을 줄여 집적도를 높이는데 어려움이 있다.
둘째, 종래 이피롬 셀은 채널 길이가 길어짐에 따라 프로그램시 형성되는 드레인 전류에 제한이 있게되어 프로그래밍 시간을 단축하는데 어려움이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 집적도가 높고 프로그램 시간을 최소화할 수 있는 이피롬 셀을 제공하는데 그 목적이 있다.
제1도는 종래의 이피롬(EPROM) 셀의 구조 단면도.
제2도는 본 발명 제1실시예의 이피롬 셀의 구조 단면도.
제3도는 본 발명 제1실시예의 이피롬 셀의 제조방법을 나타낸 공정 단면도.
제4도는 본 발명 제2실시예의 이피롬 셀의 구조 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 제1도전형 기판 22 : 제2도전형 우물
23 : 필드 산화막 24 : 제2도전형 불순물 영역
25,30 : 감광막 26 : 플로팅 게이트 산화막
27 : 플로팅 게이트 28 : 유전체
29 : 컨트롤 게이트 31 : 소오스/드레인 영역
32 : 평탄 보호막 33 : 베리어(Barrier) 금속층
34,38 : 금속층 35 : 반사 방지 코팅(ARC) 금속층
36,39 : 페시베이션층 37 : 플러그층
본 발명 제1실시예의 이피롬 셀의 구조는 제1도전형 기판 내의 소정 부분이 식각된 제2도전형 우물과, 상기 소정 영역이 식각된 제2도전형 우물 상의 식각된 영역과 식각되지 않은 영역에 걸쳐서 절연되도록 적층하여 형성된 플로팅 게이트와 컨트롤 게이트와, 상기 플로팅 게이트와 컨트롤 게이트 양측의 제2도전형 우물 내에 형성된 불순물 영역과, 상기 플로팅 게이트와 상기 컨트롤 게이트에 절연되어 일측의 식각된 상기 제2도전형 우물에 형성된 불순물 영역과 콘택되어 형성된 전도층을 포함하여 구성되는 것을 특징으로 한다.
그리고 본 발명 제1실시예의 이피롬 셀의 제조방법은 제1도전형 기판 내에 형성된 제2도전형 우물의 소정 영역을 식각하는 단계, 상기 소정 영역이 식각된 제2도전형 우물상의 식각된 영역과 식각되지 않은 영역에 걸쳐서 서로 절연되도록 적층하여 플로팅 게이트와 컨트롤 게이트 형성하는 단계, 상기 플로팅 게이트와 컨트롤 게이트 양측의 제2도전형 우물 내에 불순물 영역 형성하는 단계, 상기 플로팅 게이트와 상기 컨트롤 게이트와 절연되어 일측의 식각된 제2도전형 우물에 형성된 불순물 영역과 콘택되도록 전도층을 형성하는 단계를 포함하여 제조되는 것을 특징으로 한다.
이하 첨부 도면을 참조로하여 본 발명 이피롬 셀의 구조 및 제조방법을 설명하면 다음과 같다.
먼저 도2에 도시한 바와 같이 이피롬 셀의 구조는 제1도전형 기판(21)(예를들어 본 발명에서의 제1도전형은 N형으로 정의한다.) 내에 게이트를 형성시킬 소정 영역이 식각된 P형의 제2도전형 우물(22)과, 펀치 스루우(punch-through) 방지를 위하여 기판 내의 소정 영역에 형성된 N형의 제1도전형 불순물 영역(24)과 소정 영역이 식각된 P 형의 제2도전형 우물 상의 소정 영역과 식각되지 않은 영역에 걸쳐서 차례대로 적층하여 형성된 플로팅 게이트 산화막(26)과 플로팅 게이트(26)와 유전층(28)과 컨트롤 게이트(29), 그리고 플로팅 게이트(27)와 컨트롤 게이트(29) 양측의 제2도전형 우물(22) 내에 소오스/드레인 영역(31)과 플로팅 게이트(27)와 컨트롤 게이트(29) 일측의 식각된 제2도전형 우물(22)에 형성된 소오스/드레인영역(31)을 제외한 영역에 형성된 평탄 보호막(32)과 플로팅 게이트(27)와 컨트롤 게이트(29) 일측의 식각된 제2도전형 우물(22)에 형성된 소오스/드레인영역(31)과 콘택되도록 차례로 적층되어 형성된 베리어(barrier) 금속층(33)과 금속층(33)과 반사 방지 코팅(ARC) 금속층(35), 그리고 전면에 형성된 페시베이션층(36)을 포함하여 구성된다.
다음으로 도3에 도시한 바와 같이 본 발명 제1실시예의 이피롬 셀의 제조방법은 다음과 같다.
도3a에서와 같이 N형의 제1도전형 기판(21) 내에 P형 이온을 주입하여 P 형의 제2도전형 우물(22)을 형성한다.
도3b에서와 같이 전면에 감광막을 도포한 후 노광 및 현상 공정으로 선택적으로 감광막을 제거한 뒤 제거되고 남은 감광막을 마스크로 이용하여(도면에는 도시되지 않았다.) 산화하여 소자 격리를 위한 필드 산화막(23)을 형성한다. 그리고 펀치 스루우(punch-through) 현상에 의한 문제점을 방지하기 위하여 제2도전형 우물(22) 내의 소정 영역에 N형의 제1도전형 불순물 영역(24)만을 형성한다.
이어서 도3c에서와 같이 전면에 감광막(25)을 도포한 후 노광 및 현상 공정으로 선택적으로 감광막(25)을 제거한다.
이후에 도3d에 나타낸 바와 같이 제거되고 남은 감광막(25)을 마스크로 이용하여 제2도전형 우물(22)을 식각한 후에 감광막(25)을 제거하고 제2도전형 우물(22) 전면의 소정 표면 내에 문턱 전압 조절을 위한 이온을 주입한다. 그리고 전면에 플로팅 게이트 산화막(26)과 플로팅 게이트(27)를 증착하고 플로팅게이트(27)상에 유전층(28)과 컨트롤 게이트(29)를 증착하고, 전면에 감광막(30)을 도포하고 노광 및 현상 공정을 통해 식각된 제2도전형 우물(22)과 식각되지 않은 제2도전형 우물(22)에 걸쳐서 플로팅 게이트 (27)과 컨트롤 게이트(29)를 형성하기 위하여 선택적으로 감광막(30)을 제거한다.
다음으로 도3e에 도시한 바와 같이 제거되고 남은 감광막(25)을 마스크로 이용하여 플로팅 게이트 산화막(28)과 플로팅 게이트(27) 및 컨트롤 게이트(29)와 유전층(28)를 포토 공정을 통해 차례로 식각한다. 이어서 플로팅 게이트(27)와 컨트롤 게이트(29) 양측의 제2도전형 우물(22) 내에 소오스/드레인 영역(31)을 형성한다.
그리고 도3f에 도시한 바와 같이 전면에 평탄 보호막(32)을 증착하고 평탄 보호막(32) 상에 감광막을 도포하여 노광 및 현상 공정을 통해 식각된 제2도전형 우물(22)에 형성된 소오스/드레인 영역(31)이 드러나도록 감광막을 선택적으로 제거한다. 이후에 제거되고 남은 감광막을 마스크로 이용하여(도면에는 도시되지 않았다.) 평탄 보호막(32)을 식각하고 감광막을 제거한다.
그리고 도3g에 도시한 바와 같이 드러난 소오스/드레인영역(31)과 콘택되도록 베리어(barrier) 금속층(33)과 금속층(33) 상에 금속층(34)과 금속층(34) 상에 반사 방지 코팅(ARC) 금속층(35)을 차례로 증착한다. 이어서 전면에 형성된 페시베이션층(36)을 증착한다.
다음으로 도4에 도시한 바와 같이 본 발명 제2실시예의 이피롬 셀의 구조는 제1도전형 기판(21)(예를들어 본 발명에서의 제1도전형은 N형으로 정의한다.) 내에 게이트를 형성시킬 소정 영역이 식각된 P형의 제2도전형 우물(22)과, 펀치 스루우(punch-through) 방지를 위하여 기판 내의 소정 영역에 형성된 N형의 제1도전형 불순물 영역(24)과 소정 영역이 식각된 P형의 제2도전형 우물 상의 소정 영역과 식각되지 않은 영역에 걸쳐서 차례대로 적층하여 형성된 플로팅 게이트 산화막(26)과 플로팅 게이트(27)와 유전층(28)과 컨트롤 게이트(29), 그리고 플로팅 게이트(27)와 컨트롤 게이트(29) 양측의 제2도전형 우물(22) 내에 소오스/드레인 영역(31)과 플로팅 게이트(27)와 컨트롤 게이트(29) 일측의 식각된 제2도전형 우물(22)에 형성된 소오스/드레인영역(31)이 드러나도록 콘택홀을 갖는 평탄 보호막(32)과 플로팅 게이트(27)와 컨트롤 게이트(29) 일측의 식각된 제2도전형 우물(22)에 형성된 콘택홀에 드러난 소오스/드레인영역(31)과 콘택되도록 형성된 플러그층(37)과 상기 플러그층(37)과 콘택되도록 형성된 금속층(38)과 전면에 페시베이션층(39)을 포함하여 구성된다.
이어서 본 발명 이피롬(EPROM) 셀의 동작을 설명하면 다음과 같다.
먼저 플로팅 게이트(27)에 전자가 충전되지 않았을 경우에 리드(Read) 동작은 드레인 전극(VD)에 저전압을 인가하면 드레인 전극(VD)의 전압이 높지 않기 때문에 드레인에서 소오스로 펀치 스루우가 발생하지 않고 소자의 동작이 원활해진다. 여기서 리드 동작은 게이트 전극(VG)에 가해지는 전압 값에 따라 리드된다. 먼저 컨트롤 게이트(29) 전극에 문턱 전압 보다 높은 전압을 가하면 플로팅 게이트(27) 아래의 채널 형성 영역에 채널이 형성되고 이에 따라 플로팅 게이트에 충전된 전자가 없으므로 "0" 데이터가 리드 된다. 그리고 컨트롤 게이트 전극에 문턴 전압 이하의 전압이 공급되면 채널이 형성되지 않아서 드레인 전극에 프리 차아지된 데이터를 읽어서 "1" 데이터를 리드 한다. 여기에서 채널의 길이는 플로팅 게이트 아래의 전류가 흐르는 부분을 따라서 정의할 수 있다.
다음과 본 발명 이피롬 셀의 프로그램시의 동작은 드레인 전극에 고전압을 가하고 게이트 전극에는 드레인 전극 보다 높은 고전압을 가한다. 이에 따라 플로팅 게이트의 하부를 따라 채널이 형성되고 드레인 전극에 인가되는 고전압에 의해 드레인에서 소오스 영역으로 공핍층이 확장된다. 이때 농도가 낮은 부분은 공핍 영역이 더 많이 확장되고 이에 따라 펀치 스루우를 발생시킨다. 여기에서 펀치 스루우가 일어난 부분은 포텐셜 베리어가 거의 없어져서 큰 전류가 흐르게 된다. 그러나 도3g의 A∼B 구간에서는 게이트 전극에 가해진 고전압에 의해 드레인 방향으로 수직 전계가 형성되어 전자 속도에 제한을 주므로써 드레인 전류의 양을 억제하는 역할을 하게 된다. 또한. 도3g의 A∼B 구간을 통해 고에너지 상태의 전자를 플로팅 게이트에 충전시킨다. 펀치 스루우에 의한 드레인 전류의 증가로 플로팅 게이트에 전자가 충전되는 속도를 단축시켜서 프로그램에 필요한 프로그래밍 시간을 단축시키므로써 이피롬 셀의 동작 특성이 향상된다. 그리고 프로그램이 완료된 후에는 문턱 전압이 동작 조건 이상으로 증가하여 채널이 형성되지 않는다.
본 발명의 이피롬 셀은 다음과 같은 효과가 있다.
첫째, 기판 상의 소정 영역을 식각하여 플로팅 게이트와 컨트롤 게이트를 형성하면 포토 공정시에 씨디(CD) 값이 종래의 게이트 길이 보다 작아서 이피롬 셀 면적을 줄여서 집적도를 높일 수 있다.
둘째, 펀치 스루우에 따른 드레인 전류의 증가로 인하여 프로그래밍 시간을 단축시킬 수 있다.

Claims (4)

  1. 제1도전형 기판내의 소정부분이 식각된 제2도전형 우물과, 상기 소정 영역이 식각된 제2도전형 우물 상의 식각된 영역과 식각되지 않은 영역에 걸쳐서 서로 절연되도록 적층하여 형성된 플로팅 게이트와 컨트롤 게이트와, 상기 플로팅 게이트와 상기 컨트롤 게이트 양측의 제2도전형 우물 내에 형성된 불순물 영역과, 상기 플로팅 게이트와 상기 컨트롤 게이트에 절연되어 일측의 식각된 상기 제2도전형 우물에 형성된 불순물 영역과 콘택되어 형성된 전도층을 포함하여 구성되는 것을 특징으로 하는 이피롬(EPROM) 셀의 구조.
  2. 제1항에 있어서, 상기 전도층은 콘택홀을 뚫어 형성되거나 플러그로 연결되어 형성되는 것을 특징으로 하는 이피롬(EPROM) 셀의 구조.
  3. (1) 제1도전형 기판 내에 형성된 제2도전형 우물의 소정 영역을 식각하는 단계; (2) 상기 소정 영역이 식각된 제2도전형 우물 상의 식각된 영역과 식각되지 않은 영역에 걸쳐서 절연되도록 적층하여 형성된 플로팅 게이트와 컨트롤 게이트를 형성하는 단계; (3) 상기 플로팅 게이트와 컨트롤 게이트 양측의 제2도전형 우물 내에 형성된 불순물 영역을 형성하는 단계; (4) 상기 플로팅 게이트와 상기 컨트롤 게이트와 절연되어 일측의 식각된 상기 제2도전형 우물에 형성된 불순물 영역과 콘택되도록 전도층을 형성하는 단계를 포함하여 제조하는 것을 특징으로 하는 이피롬(EPROM) 셀의 제조방법.
  4. 제3항에 있어서, 제(4)단계에서 상기 전도층의 형성은 콘택홀을 뚫어 형성하거나 플러그로 형성하는 것을 특징으로 하는 이피롬(EPROM) 셀의 제조방법.
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