KR100198639B1 - 플래쉬 이이피롬 셀의 제조방법 - Google Patents

플래쉬 이이피롬 셀의 제조방법 Download PDF

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Abstract

본 발명은 플래쉬 이이피롬 셀에 관한 것으로 특히, 프로그램 효율을 향상시키도록 한 플래쉬 이이피롬 셀의 제조방법에 관한 것이다.
이와같은 본 발명의 플래쉬 이이피롬 셀의 제조방법은 기판을 준비하는 단계; 상기 기판상에 제1절연막 및 제1도전층을 형성하는 단계; 상기 제1도전층 상에 일정한 간격을 갖는 복수개의 제2도전층 측벽을 형성하는 단계; 상기 제2도전층 측벽을 포함한 전면에 제2절연막 및 제3도전층을 형성하는 단계; 상기 제3도전층, 제2절연막, 제1도전층, 제1절연막을 선택적으로 제거하여 제1셀과 제2셀을 형성하는 단계; 상기 제1셀과 제2셀 사이의 기판에 제1불순물 영역을 형성하는 단계; 상기 제1셀과 제2셀 양측의 기판에 제2불순물 영역을 형성하는 단계를 포함하여 형성함에 그 특징이 있다.

Description

플래쉬 이이피롬 셀의 제조방법
본 발명은 플래쉬 이이피롬 셀에 관한 것으로 특히, 프로그램 효율을 향상시키도록 한 플래쉬 이이피롬 셀의 제조방법에 관한 것이다.
일반적으로 메모리 소자는 롬(ROM : Read Only Memory)과 램(RAM : Random Access Memory)으로 구분된다.
먼저, 롬(ROM)은 제조공정중에서 확산층, 이온주입 및 콘택홀(Contact Hole)용 마스크(Mask)에 미리 프로그램 데이타(Program Data)를 입력하여 프로그램하는 마스크롬과, 칩(Chip)을 제조하여 실장한 다음 전기적으로 프로그램하는 피롬(PROM : Programmable ROM)이 있다.
상기 PROM은 다시 자외선을 이용하여 입력 데이타를 소거할 수 있는 이피롬(EPROM : Erasable PROM)과 전기적으로 입력 데이타를 소거할 수 있는 이이피롬(EEPROM : Electrically Erasable PROM)으로 구분된다.
일반적인 플래쉬 메모리의 프로그램/소거는 플로팅 게이트에 전하를 주입 또는 방출로 행한다.
상기 전자의 주입 방출법에는 여러가지가 있는데, 핫 일렉트론(Hot Electron)주입법, 터널링 산화막에 고전계(8MV/cm이상)를 인가해서 F-N(Fower-Nordheim) 터널 주입, 방출중에서도 터널 산화막 전면으로 F-N전류를 흐르게 하는 것, 소오스/드레인 확산층 위의 산화막으로 흘리는 것이 있다.
이들의 전자 주입, 방출 동작중 메모리 셀의 신뢰성을 결정하고 있는 것은 F-N 터널 전류를 흐르게 할 때에 생기는 터널 산화막의 열화 현상이다.
그리고 실리콘 산화막에 고전계를 인가해서 F-N 터널 전류를 흐르게 하면, 막 안에 정공 트랩, 전자 트랩이 발생하고, 얇은 산화막(10nm이하)인 경우 저전계에서의 누설 전류 발생도 관측된다.
플래쉬 메모리는 전기적으로 고쳐쓰기가 가능한 불휘발성 메모리로서 메모리셀에 데이타를 프로그램하는 원리는 다음과 같다.
프로그램시에는 종래 자외선 소거형 EPROM과 같은 핫 일렉트론(Hot Electron)을 주입방식을 이용한다.
즉, 메모리셀의 드레인 부근에서 발생한 전자를 플로팅 게이트에 주입시키기 위해서는 컨트롤 게이트에 고전압을 인가한다. 따라서, 플로팅 게이트에 일정량 이상의 전자가 주입되면 메모리셀 트랜지스터의 문턱전압(Threshold Voltage)이 상승한다.
그리고 전자가 주입되고 있지 않는 메모리셀의 트랜지스터의 문턱전압과 차이로서 정보량 0 또는 1을 구별한다.
한편, 정보의 고쳐쓰기는 플래쉬 메모리 고유의 소거 게이트를 이용하여 플로팅 게이트로 주입되고 있는 전자를 파울러 노드하임(F-N : Fowler Nordheim)형 터널전류를 이용하여 메모리 셀 트랜지스터의 문턱 전압을 초기치로 되돌린다.
이하, 첨부된 도면을 참조하여 종래의 플래쉬 이이피롬 셀의 제조방법을 설명하면 다음과 같다.
제1a도-제1e도는 종래의 플래쉬 이이피롬 셀의 제조방법을 나타낸 공정단면도이다.
제1a도에 도시된 바와같이 실리콘 기판(11)상에 터널링 산화막(12)과 부유 게이트(Floating Gate)용 제1 폴리 실리콘(13)을 차례로 형성한다. 이어, 상기 제1폴리 실리콘(13)상에 제1 감광막(14)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
제1b도에 도시된 바와같이 상기 패터닝된 제1 감광막(14)을 마스크로 하여 상기 제1폴리 실리콘(13)과 터널링 산화막(12)을 선택적으로 제거하여 제1폴리 실리콘 패턴(13a)을 형성한다. 이어, 상기 제1 감광막(14)을 제거하고, 상기 제1폴리 실리콘 패턴(13a)을 포함한 전면에 인터폴리 유전막(Inter Poly Oxide)(15)과 제어 게이트(Control Gate)용 제2폴리 실리콘(16)을 형성하고, 상기 제2폴리 실리콘(16)상에 제2 감광막(17)을 도포한 후, 노광 및 현상공정으로 패터닝(Patterning)한다.
제1c도에 도시된 바와같이 상기 패터닝된 제2 감광막(17)을 마스크로 하여 상기 제2폴리 실리콘(16) 및 인터폴리 유전막(15)을 선택적으로 제거하여 제2 실리콘 패턴(16a)을 형성한다. 이어, 상기 제2 감광막(17)을 제거하고, 상기 제2 실리콘 패턴(16a)을 포함한 전면에 제3감광막(18)을 도포한 후, 노광 및 현상 공정으로 패터닝한다. 이어, 상기 패터닝된 제3 감광막(18)을 마스크로 하여 상기 실리콘 기판(11)에 불순물을 주입하여 공통 소오스 불순물 영역(19)을 형성한다.
제1d도에 도시된 바와같이 상기 제3 감광막(18)을 제거하고, 열확산(Diffusion) 공정을 이용하여 소오스 불순물 영역(19)을 확산시킨다. 이어, 전면에 절연막을 형성하고 에치백 공정을 실시하여 상기 제2폴리 실리콘 패턴(16a), 인터폴리 유전막(15), 제1폴리 실리콘 패턴(13a), 터널링 산화막(12)의 양측면에 측벽 스페이서(20)를 형성한다. 그리고 상기 측벽 스페이서(20) 및 제2폴리 실리콘 패턴(16a)을 마스크로 하여 전면에 고농도 불순물 이온을 주입하여 비대칭 구조의 소오스/드레인 불순물 영역(21)을 형성한다.
제1e도에 도시된 바와같이 전면에 BPSG층(22)을 형성하고, 상기 BPSG층(22)에 제4 감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 소오스/드레인 불순물 영역(21)의 표면이 소정부분 노출되도록 상기 BPSG층(22)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 전면에 금속배선용 금속층을 형성하고 상기 금속층을 상기 콘택홀내부에만 남도록 선택적으로 제거하여 금속배선(23)을 형성한다.
상기와 같이 형성된 종래의 플래쉬 이이피롬 셀의 동작을 설명하면 먼저, 플래쉬 메모리의 프로그래밍은 채널(Channel)에서 만들어진 고온 열전자(Hot Electron)를 부유 게이트에 주입한다. 상기 부유 게이트에 주입된 전자들로 인하여 셀의 문턱전압(Threshold Voltage)이 높아져 프로그램되고, 프로그램 효율은 주로 부유 게이트에 유도되는 전압에 크게 좌우된다.
한편, 플래쉬 메모리 셀의 소거(Erase)는 부유 게이트에서 소오스로 전자를 빼내는 과정이다. 부유 게이트로 부터 전자가 나감으로써 문턱전압이 낮아지므로써 소거가 되고, 부유 게이트에서 소오스로의 전자이동은 F-N 터널링(Fowler-Nordheim Tunneling) 메카니즘을 이용한다.
따라서 이 소거가 가능하기 위해서 또는 소거 효율이 좋은 셀의 제조를 위해서는 유전막의 두께가 얇아져야 하며 이를 위해 얇은 터널링 산화막을 사용한다.
그러나 이와같은 종래의 플래쉬 이이피롬 셀의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 플래쉬 셀은 프로그램 효율증대를 위하여 제어 게이트에 걸리는 전압에 대한 부유 게이트에 걸리는 전압 즉, 커플링 비를 증가시켜야 하는데 부유 게이트와 제어 게이트 사이의 접합면이 적고, 소거동작을 위하여 요구되는 터널링 산화막으로 인해 커플링 비가 감소되고 이로 인하여 프로그램 효율이 감소한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 커플링 비(Coupling Ratio)를 향상시키는데 적당한 플래쉬 이이피롬 셀의 구조 및 제조방법을 제공하는데 그 목적이 있다.
제1a도-제1e도는 종래의 플래쉬 이이피롬 셀의 제조방법을 나타낸 공정단면도.
제2a도-제2f도는 본 발명의 플래쉬 이이피롬 셀의 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 실리콘 기판 32 : 터널링 산화막
33 : 제1폴리 실리콘 34 : HLD
35 : 제1 감광막 36 : 제2폴리 실리콘 측벽
37 : IPO 38 : 제3폴리 실리콘
39 : 제2 감광막 40 : 제3 감광막
41 : 소오스 불순물 영역 42 : 측벽 스페이서
43 : 소오스/드레인 불순물 영역 44 : BPSG층
45 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 플래쉬 이이피롬 셀의 제조방법은 기판을 준비하는 단계; 상기 기판상에 제1 절연막 및 제1도전층을 형성하는 단계; 상기 제1도전층 상에 일정한 간격을 갖는 복수개의 제2도전층 측벽을 형성하는 단계; 상기 제2도전층 측벽을 포함한 전면에 제2절연막 및 제3도전층을 형성하는 단계; 상기 제3도전층, 제2절연막, 제1도전층, 제1절연막을 선택적으로 제거하여 제1셀과 제2셀을 형성하는 단계; 상기 제1셀과 제2셀 사이의 기판에 제1불순물 영역을 형성하는 단계; 상기 제1셀과 제2셀 양측의 기판에 제2불순물 영역을 형성하는 단계를 포함하여 형성함에 그 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 플래쉬 이이피롬 셀의 제조방법을 상세히 설명하면 다음과 같다.
제2a도-제2f도는 본 발명의 플래쉬 이이피롬 셀의 제조방법을 나타낸 공정단면도이다.
제2a에 도시된 바와같이 p형 실리콘 기판(31)상의 터널링 산화막(32) 및 부유 게이트용 제1폴리 실리콘(33)을 차례로 형성하고, 상기 제1폴리 실리콘(33)상에 HLD(34)를 형성한다. 이어, 상기 HLD(34)상에 제1 감광막(35)을 도포한 후, 노광 및 현상공정으로 패터닝(Patterning)한다.
제2b도에 도시된 바와같이 상기 패터닝된 제1 감광막(35)을 마스크로 하여 상기 HLD(34)을 패터닝한다. 이어, 상기 제1 감광막(35)을 제거하고, 상기 패터닝된 HLD(34)을 포함한 전면에 부유 게이트용 제2폴리 실리콘을 형성한 다음, 에치백 공정을 실시하여 상기 패터닝된 HLD(34) 양측면에 제2폴리 실리콘 측벽(37)을 형성한다.
제2c도에 도시된 바와같이 상기 패터닝된 HLD(34)을 제거하고, 상기 제2 실리콘 측벽(36)을 포함한 전면에 IPO(Inter Poly Oxide)(37) 및 제어 게이트용 제3폴리 실리콘(38)을 차례로 형성한다. 이어, 상기 제3폴리 실리콘(38)상에 제2 감광막(39)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
제2d도에 도시된 바와같이 상기 패터닝된 제2 감광막(39)을 마스크로 하여 상기 제3폴리 실리콘(38), IPO(37), 제1폴리 실리콘(33), 터널링 산화막(32)을 선택적으로 패터닝한다.
이어, 상기 제2 감광막(39)을 제거하고, 전면에 제3 감광막(40)을 도포한 후, 노광 및 현상공정으로 패터닝하고, 상기 패터닝된 제3 감광막(40)을 마스크로 하여 저농도 불순물 이온을 주입하여 상기 실리콘 기판(31)에 소오스 불순물 영역 (41)을 형성한다.
제2e에 도시된 바와같이 전면에 절연막을 형성하고 에치백 공정을 실시하여 상기 제3폴리 실리콘(38), IPO(37), 제1폴리 실리콘(33), 터널링 산화막(32)의 양측면에 측벽 스페이서(42)를 형성한다. 이어, 상기 측벽 스페이서(42) 및 제3폴리 실리콘(38)을 마스크로 하여 전면에 고농도 불순물 이온을 주입하여 비대칭형 소오스/드레인 불순물 영역(43)을 형성한다.
제2f도에 도시된 바와같이 전면에 BPSG(Boron Phosphorus Silicate Glass)층(44)을 형성하고, 상기 BPSG층(44)상에 제3 감광막(도면네 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 소오스/드레인 불순물 영역(43)의 표면이 소정부분 노출되도록 상기 BPSG층(44)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 전면에 금속배선용 금속층을 형성하고, 상기 금속층을 상기 콘택홀내부에만 남도록 선택적으로 제거하여 금속배선(45)을 형성한다.
이상에서 설명한 바와같이 본 발명의 플래쉬 이이피롬 셀의 제조방법에 있어서 부유 게이트의 면적을 증가시킴으로써 게이트와의 접합면적을 증가시켜 프로그램을 위하여 인가되는 고전압이 부유 게이트에 걸리는 전압을 증가시키고 이로 인해 프로그램 효율이 향상되고, 프로그램 속도를 향상시키는 효과가 있다.

Claims (5)

  1. 기판을 준비하는 단계; 상기 기판상에 제1 절연막 및 제1 도전층을 형성하는 단계; 상기 제1도전층 상에 일정한 간격을 갖는 복수개의 제2도전층 측벽을 형성하는 단계; 상기 제2도전층 측벽을 포함한 전면에 제2절연막 및 제3도전층을 형성하는 단계; 상기 제3도전층, 제2절연막, 제1도전층, 제1절연막을 선택적으로 제거하여 제1셀과 제2셀을 형성하는 단계; 상기 제1셀과 제2셀 사이의 기판에 제1불순물 영역을 형성하는 단계; 상기 제1셀과 제2셀 양측의 기판에 제2불순물 영역을 형성하는 단계을 포함하여 형성함을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
  2. 제1항에 있어서, 상기 제2 도전층 측벽을 형성하는 단계는 상게 제1도전층 상에 절연막을 형성하는 단계; 상기 절연막을 패터닝하는 단계; 상기 패터닝된 절연막상의 전면에 제2도전층을 형성하고 에치백하는 단계를 포함하여 형성함을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
  3. 제2항에 있어서, 상기 절연막은 HLD임을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
  4. 제1항에 있어서, 상기 제1불순물 영역은 소오스 영역으로 두 셀의 공통영역으로 사용함을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
  5. 제1항에 있어서, 상기 제1불순물 영역과 제2불순물 영역은 서로 비대칭으로 형성함을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
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