KR100277878B1 - 트랜지스터의 구조 및 제조방법 - Google Patents

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Abstract

트랜지스터에 대한 것으로, 특히 에스램(SRAM) 셀의 억세스 트랜지스터에 에지 채널을 형성하여 저전압 동작에 적당하도록한 에스램 셀의 트랜지스터 및 그의 제조방법에 관한 것으로, 이와 같은 에스램 셀의 트랜지스터는 억세스 트랜지스터와 드라이브 트랜지스터로 구성된 에스램 셀에 있어서, 반도체 기판, 상기 반도체 기판에 형성된 제 1 및 제 2 활성영역과 필드 절연막, 상기 제 1 활성영역의 상기 반도체 기판에 형성된 한 개 이상의 리세스 영역, 상기 제 1 및 제 2 활성영역과 상기 리세스 영역상에 형성된 게이트 전극, 상기 게이트 전극 양측의 제 1 및 제 2 활성영역에 형성된 불순물 영역을 포함하는 것을 특징으로 한다.

Description

트랜지스터의 구조 및 제조방법
본 발명은 트랜지스터에 대한 것으로, 특히 에스램(SRAM) 셀의 억세스 트랜지스터에 에지 채널을 형성하여 저전압 동작에 적당하도록한 에스램 셀의 트랜지스터 및 그의 제조방법에 관한 것이다.
이하 첨부 도면을 참조하여 종래의 트랜지스터를 설명하면 다음과 같다.
제1도는 일반적인 단위 트랜지스터의 레이아웃도이고, 제2도는 제1도의 I - I 부분을 자른 종래의 트랜지스터의 구조단면도이다.
제3도는 일반적인 에스램(SRAM) 셀의 회로 구성도이고, 제4도는 종래의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분을 자른 구조단면도이며 제5도는 종래의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분을 자른 공정 단면도이다.
먼저 일반적인 단위 트랜지스터는 제1도와 제2도에 도시한 바와 같이 필드 영역과 활성 영역이 정의된 기판(1)의 필드 영역 표면에 필드 산화막(2)이 형성되었고, 상기 필드 산화막(2)에 걸치도록 상기 활성 영역상에 게이트 산화막(3)과 게이트 전극(4)이 적층되어 형성되었으며 상기 게이트 전극(3) 양측의 기판(1) 상의 소정 영역에 소오스/드레인 역할을 하는 제 1 불순물 영역(5a)과 제 2 불순물 영역(5b)이 형성되어 있다.
다음으로 종래 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분의 구조는 제4도에 도시한 바와 같이 필드 영역과 활성 영역이 정의된 기판(1)의 필드 영역 상에 필드 산화막(9)이 형성되었고, 상기 필드 산화막(9)으로 격리된 각각의 활성 영역 상에 게이트 산화막(10)이 형성되어 있고 상기 각각의 활성 영역상의 상기 게이트 산화막(10) 상에 적층되어 억세스 트랜지스터의 게이트 전극(11a)과. 드라이브 트랜지스터의 게이트 전극(11b)이 형성되었다.
다음에 종래의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터의 제조 방법은 먼저 제5(a)도에 도시한 바와 같이 기판(1) 전면에 제 1 패드 산화막(6)과 질화막(7)을 차례로 증착한다. 그리고 상기 질화막(7) 전면에 감광막(8)을 도포한후 사진 식각 및 현상 공정으로 선택적으로 감광막(8)을 패터닝한다.
다음으로 제5(b)도에 도시한 바와 같이 패터닝된 감광막(8)을 마스크로 이용하여 드러난 질화막(7)을 이방성 식각한 후 감광막(8)을 제거한다.
그리고 식각되고 남은 질화막(7)을 마스크로 이용하여 열 산화 공정을 통해서 기판(1)에 필드 산화막(9)을 형성하여 억세스 트랜지스터의 활성 영역과 드라이브 트랜지스터의 활성 영역을 격리시킨다.
이어서 제5(c)도에 도시한 바와 같이 질화막(7)과 제 1 패드 산화막(6)을 제거한 후 전면에 열산화 공정이나 화학 기상 증착법(CVD)으로 제 2 패드 산화막(10)을 형성한다.
이후에 억세스 트랜지스터와 드라이브 트랜지스터의 활성 영역에 채널 스톱이온을 주입하고 제 2 패드 산화막(10)을 제거한다.
그리고 제5(d)도에 도시한 바와 같이 전면에 열산화 공정이나 화학 기상 증착법(CVD)으로 산화막을 증착한다.
이후에 상기 산화막 상에 폴리 실리콘을 증착하고 상기 폴리 실리콘을 도핑한다.
그리고 상기 폴리 실리콘 상에 감광막을 도포하여 노광 및 현상 공정으로 선택적으로 패터닝한다.
이후에 패터닝된 감광막을 마스크로 이용하여 폴리 실리콘과 산화막을 차례로 제거하여 활성 영역 상에 게이트 산화막(11)과 상기 게이트 산화막(11)상에 적층되도록 억세스 트랜지스터의 게이트 전극(12a)과 드라이브 트랜지스터의 게이트 전극(12b)을 형성하고 상기 감광막을 제거한다.
이어서 제3도를 참조하여 종래 에스램 셀의 쓰기/읽기 동작을 설명하면 다음과 같다.
먼저 제 4 콘택 영역(C4)에 하이를 쓰고자 할 때는 비트 라인(B/L)에 Vcc를 가하고 워드 라인(W/L)과 연결된 제 1 억세스 트랜지스터(TA1)의 게이트에도 Vcc를 가하여 제 1 억세스 트랜지스터(TA1)를 턴온시켜서 비트 라인(B/L)의 Vcc를 제 4 콘택 영역(C4)에 저장한다.
다음에 제 5 콘택 영역(C5)에 로우 전압을 쓰려면 빗바 라인()에 ‘OV’를 가하고 워드 라인과 연결된 제 2 억세스 트랜지스터(TA2)의 게이트에 Vcc 전압을 가한다.
다음으로 제 2 억세스 트랜지스터(TA2)를 턴온시키면 제 5 콘택 영역(C5)에 빗바 라인()에 가해진 OV의 로우가 쓰여진다.
다음으로 제 4 콘택 영역(C4)에 쓰여진 하이를 읽으려면 워드 라인(W/L)에 연결된 제 1 억세스 트랜지스터(TA1)의 게이트 및 제 2 억세스 트랜지스터(TA2)의 게이트에는 Vcc 전압을 가하고 비트 라인에는 Vcc 전압과 빗바 라인()에는 OV전압을 고정시킨 상태에서 이 둘의 전압차를 센싱 앰프를 이용해 센싱하여 하이 노드 인지 로우 노드 인지를 감별하여 읽는다.
이때 종래 에스램 셀의 각 억세스 트랜지스터와 드라이브 트랜지스터의 동작을 설명하면 제 4 콘택 영역(C4)은 미리 하이로 되어 있으므로 제 2 드라이브 트랜지스터(TD2)는 턴온된다.
그러나 제 5 콘택 영역(C5)은 로우값을 저장하고 있으므로 제 1 드라이브 트랜지스터(TD1)는 오프(OFF) 상태가 된다.
그리고 제 2 억세스 트랜지스터(TA2)는 제 5 콘택 영역(C5)의 로우 상태로 인하여 온(ON) 상태가 되고 제 2 드라이브 트랜지스터(TD2) 또한 제 4 콘택 영역(C4)의 하이 상태로 인하여 온(ON) 상태가 된다.
여기서 제 5 콘택 영역(C5)의 로우 상태가 빗바 라인()으로 부터 제 2 억세스 트랜지스터(TA2) 및 제 2 드라이브 트랜지스터(TD2)를 통해 패스된다.
이때 제 5 큰택 영역(C5)의 로우 전압은 도통된 제 2 억세스 트랜지스터(TA2)와 제 2 드라이브 트랜지스터(TD2)의 저항비에 의하여 결정된다. 따라서 초기의 로우 전압을 계속 유지하기 위하여는 제 2 드라이브 트랜지스터(TD2)의 구동 능력이 제 2 억세스 트랜지스터(TA2)의 구동 능력보다 약 3배 정도로 커야 그대로 유지되어진다. 결론적으로 로우 전압의 리드 동작시 초기의 값을 유지하기 위해서는 제 2 억세스 트랜지스터(TA2)의 전류 구동 능력은 줄이고 제 2 드라이브 트랜지스터(TD2)의 구동 능력은 늘리는 것이 요구된다.
그러므로 억세스 트랜지스터와 드라이브 트랜지스터의 디맨젼(dimension)을 고려할때 제 2 억세스 트랜지스터(TA2)의 문턱전압은 높이고 제 2 드라이브 트랜지스터(TA2)의 문턱전압은 낮추어 주면된다.
이와 반대로 제 4 콘택 영역(C4)의 하이 상태를 리드 할때 초기의 하이 상태를 계속 유지하려면 제 1 억세스 트랜지스터(TA1)의 문턱전압은 낮추고 제 1 드라이브 트랜지스터(TD1)의 문턱전압은 증가시키면 된다.
상기에 설명한 바와 같이 안정된 리드(Read) 동작을 위해서는 로우 노드쪽의 억세스 트랜지스터의 문턱전압은 증가시키고 드라이브 트랜지스터의 문턱전압은 감소시키면 저전압의 안정된 에스램 셀의 동작 마진을 확보할 수 있다.
그러나 종래의 억세스 트랜지스터의 채널 구조로는 저전압 동작 마진을 확보하는데 어려움이 따른다.
상기와 같이 제조되는 종래의 트랜지스터는 다음과 같은 문제가 있다.
첫째, 에스램(SRAM) 셀에서 쓰기와 읽기를 할 때 두개의 억세스 트랜지스터와 드라이브 트랜지스터가 서로 상반되는 특성을 갖도록 제작하기가 어렵다.
둘째, 에스램(SRAM) 셀을 저전압으로 동작시킬 경우에 하이 노드에서는 억세스 트랜지스터의 문턱전압을 낮추고 로우 노드에서는 억세스 트랜지스터의 문턱 전압을 높여줘야 에스램 셀의 동작이 원활한데 종래의 평탄화된 채널 모양으로는 위와 같은 동작을 하는 트랜지스터를 제조하기가 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써 저전압 동작 마진을 확보하기에 알맞는 에스램 셀의 트랜지스터 및 그의 제조방법을 제공하는 데 그 목적이 있다.
제1도는 일반적인 단위 트랜지스터의 레이 아웃도.
제2도는 제1도의 I - I 선상의 트랜지스터의 구조단면도.
제3도는 일반적인 에스램(SRAM) 셀의 회로 구성도.
제4도는 종래 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터의 구조단면도.
제5(a)도 내지 제5(d)도는 종래 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분의 제조방법을 나타낸 공정단면도.
제6도는 제1도의 I - I 선상의 본 발명 실시예 1의 트랜지스터의 사시도.
제7도는 본 발명 제 2 실시예의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분의 구조단면도.
제8(a)도 내지 제8(e)도는 본 발명 실시예 2의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분의 제조방법을 나타낸 공정단면도.
제9(a)도 내지 제9(c)도는 본 발명 실시예 2의 에스램 셀의 억세스 트랜지스터의 전류-전압값을 나타낸 데이타도.
제10(a)도는 본 발명 실시예 3의 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분의 구조단면도.
제10(b)도는 본 발명 실시예 4의 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분의 구조단면도.
제11(a)도 내지 제11(e)도는 본 발명 실시예 3의 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분의 제조방법을 나타낸 공정단면도.
제12도는 본 발명 실시예 5의 에스램(SRAM) 셀의 억세스 트렌지스터와 드라이브 트랜지스터 부분의 구조단면도.
제13(a)도 내지 제13(e)도는 본 발명 실시예 5의 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분의 제조방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
4,23 : 게이트 전극 5a,24a : 제1불순물 영역
5b,24b : 제2불순물 영역 20,30 : 기판
21,34 : 필드 산화막 3,22,37 : 게이트 산화막
31 : 제1패드 산화막 32 : 질화막
33,36,39 : 감광막 35 : 제2패드 산화막
38a : 억세스 트랜지스터의 게이트 전극
38b : 드라이브 트랜지스터의 게이트 전극
Vcc : 공급 전압 VB: 브레이크 다운 전압
VG: 게이트 전압 ID: 드레인의 전류
Vt1,Vt2: 메인 채널의 문턱전압 Vte,Vte0,Vte1,Vte2: 에지 채널의 문턱전압
TA1 : 제1억세스 트랜지스터 TA2 : 제2억세스 트랜지스터
TD1 : 제1드라이브 트랜지스터 TD2 : 제2드라이브 트랜지스터
C1,C2,C3,C4,C5,C6 : 콘택 부분
상기와 같은 목적을 달성하기 위한 본 발명 에스램 셀의 트랜지스터는 억세스 트랜지스터와 드라이브 트랜지스터로 구성된 에스램 셀에 있어서, 반도체 기판, 상기 반도체 기판에 형성된 제 1 및 제 2 활성영역과 필드 절연막, 상기 제 1 활성영역의 상기 반도체 기판에 형성된 한 개 이상의 리세스 영역, 상기 제 1 및 제 2 활성영역과 상기 리세스 영역상에 형성된 게이트 전극, 상기 게이트 전극 양측의 제 1 및 제 2 활성영역에 형성된 불순물 영역을 포함하는 것을 특징으로 한다.
상기와 같은 구성을 갖는 에스램 셀은 트랜지스터의 제조방법은 억세스 트랜지스터와 드라이브 트랜지스터로 구성된 에스램 셀에 있어서, 반도체 기판에 제 1 및 제 2 활성영역과 필드 절연막을 형성하는 단계, 상기 제 1 활성영역의 상기 반도체 기판에 리세스 영역을 형성하는 단계, 상기 제 1 및 제 2 활성영역과 상기 리세스 영역상에 게이트 절연막 및 상기 게이트 절연막상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 제 1 및 제 2 활성영역에 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명 에스램 셀의 트랜지스터 및 그의 제조방법을 설명하면 다음과 같다.
제6도는 제1도의 I - I 부분을 자른 본 발명 실시예 1의 트랜지스터의 사시도이다.
먼저 본 발명 실시예 1의 트랜지스터는 에스램 셀의 억세스 트랜지스터의 구성을 나타낸 것으로써 제6도에 도시한 바와 같이 필드 영역과 활성영역이 정의된 기판(20)의 필드 영역 상에 필드 산화막(21)이 형성되었다. 여기서 활성 영역과 접하고 있는 필드 산화막(21)은 가장 자리 부분이 기판(20)의 일방향을 따라 움푹 패이도록 형성되었다.
그리고 기판(20)의 타방향을 따라 게이트 산화막(22)과 게이트 전극(23)이 형성되었고, 상기 게이트 산화막(22)과 게이트 전극(23)은 필드 산화막(21)의 움푹 패인 가장자리를 덮도록 형성되었다.
그리고 상기 게이트 전극(23) 양측의 기판(20)의 소정 영역에 소오스/드레인 역할을 하는 제 1 불순물 영역(24a)과 제 2 불순물 영역(24b)이 형성되도록 구성된다.
제7도는 본 발명 실시예 2의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분을 자른 구조단면도이고, 제8도는 본 발명 실시예 2의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분을 자른 공정단면도이다.
본 발명 실시예 1을 에스램 셀에 응용한 본 발명 실시예 2의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터 영역의 구조는 제7도에서 도시한 바와 같이 필드 영역과 활성 영역이 정의된 기판(30)의 필드 영역 상에 필드 산화막(34)이 형성되었다.
그리고 상기 필드 산화막(34)으로 격리된 일측의 활성 영역에는 게이트 산화막(37)과 드라이브 트랜지스터의 게이트 전극(38b)이 적층되어 형성되었다. 또한 타측의 활성 영역과 접한 양 필드 산화막(34)의 가장 자리는 움푹 패여 있고 이 움푹 패인 부분을 덮도록 게이트 산화막(37)과 억세스 트랜지스터의 게이트 전극(38a)이 적층되어 형성되었다.
그리고 본 발명 실시예 2의 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터의 제조 방법은 제8(a)도에 도시한 바와 같이 기판(30) 전면에 제 1 패드 산화막(31)과 질화막(32)을 차례로 증착한다.
그리고 상기 질화막(32) 전면에 감광막(33)을 도포한 후 사진 식각 및 현상공정으로 선택적으로 감광막(33) 패터닝한다.
다음으로 제8(b)도에 도시한 바와 같이 패터닝된 감광막(33)을 마스크로 이용하여 드러난 질화막(32)을 이방성 식각한 후 감광막(33)을 제거한다.
그리고 식각되고 남은 질화막(32)을 마스크로 이용하여 열공정을 통해서 기판(30)에 필드 산화막(34)을 형성하여 억세스 트랜지스터의 활성 영역과 드라이브 트랜지스터의 활성 영역을 격리시킨다.
이어서 제8(c)도에 도시한 바와 같이 질화막(32)과 제 1 패드 산화막(31)을 제거한 후 열 산화 공정이나 화학 기상 증착법(CVD)으로 전면에 제 2 패드 산화막(35)을 형성한다.
그리고 억세스 트랜지스터와 드라이브 트랜지스터의 활성 영역에 채널 스톱이온을 주입한다.
이어서 전면에 감광막(36)을 도포하고 억세스 트랜지스터 형성 부분의 감광막(36)만 노광 및 현상 공정으로 선택적으로 제거한다.
이후에 제8(d)도에 도시한 바와 같이 제거되고 남은 감광막(36)을 마스크로 이용하여 드러난 제 2 패드 산화막(35)을 이방성 식각한 후에 감광막(36)을 제거한다.
그리고 제8(e)도에 도시한 바와 같이 마스크 없이 드라이브 트랜지스터에 남은 제 2 패드 산화막(35)을 이방성 식각하여 상기 필드 산화막 일측의 활성 영역과 접한 필드 산화막(34)의 에지(edge) 부분이 움푹패이도록한다. 이후에 전면에 열산화(thermal oxidation) 공정이나 화학 기상 증착법(CVD)으로 산화막을 증착하여 억세스 트랜지스터와 드라이브 트랜지스터의 게이트 산화막(37)을 형성한다.
그리고 전면에 폴리 실리콘을 증착하고 상기의 폴리 실리콘을 도핑하여 도핑된 폴리 실리콘위에 감광막을 도포한다. 그리고 노광 및 현상 공정으로 선택적으로 감광막을 패터닝하고 상기 패터닝된 감광막을 마스크로 이용하여 폴리 실리콘을 식각하여 억세스 트랜지스터의 게이트 전극(38a)과 드라이브 트랜지스터의 게이트 전극(38b)을 형성한다.
이때 상기 필드 산화막(34) 일측의 활성 영역과 접한 필드 산화막(34)의 움푹패인 에지 부분 상측을 포함하도록 폴리 실리콘을 식각한다. 이후에 억세스 트랜지스터의 게이트 전극(38a)과 드라이브 트랜지스터의 게이트 전극(38b)의 양측기판에 소오스/드레인 형성을 위한 불순물을 이온 주입하여 소오스/드레인 영역을(도면에는 도시되지 않았다 ) 형성한다.
이어서 도면을 참조하여 본 발명 실시예 2의 에스램 셀의 동작을 설명하면 다음과 같다.
제1도는 일반적인 단위 트랜지스터의 레이아웃도이고, 제3도는 일반적인 에스램(SRAM) 셀의 회로 구성도이다.
그리고 제9도는 본 발명 실시예 2의 에스램 셀의 억세스 트랜지스터의 전류-전압값을 나타낸 데이터도이다.
먼저 제3도에 도시한 바와 같이 일반적인 에스램(SRAM) 셀의 회로도의 동작은 제 4 콘택 영역(C4)에 하이 값을 쓰고 제 5 콘택 영역(C5)에 로우 값을 쓰고자 할때 워드 라인과 콘택된 제 1 콘택 영역(C1)에 Vcc를 가하고 비트 라인(B/L)에도 Vcc를 가한다. 이에 따라 빗바 라인()은 ‘0’ 상태가 된다.
그리고 제 4 콘택 영역(C4)의 하이 전압은 제 1 억세스 트랜지스터의 문턱 전압 및 바디 이팩트(Body effect : γ)에 의해서 결정되므로 이것을 식으로 표현하면 VH=Vcc-Vta·(VB)=VCC-[Vta+ γ (2øf-VB)1/2]으로 나타나게 된다.
여기서 Vta는 억세스 트랜지스터의 브레이크 다운 전압(VB)이 ‘0’일 때의 문턱 전압이고, VB는 억세스 트랜지스터의 소오스 영역과 기판 사이의 역 바이어스 전압이며, 2øf는 소오스 영역의 포텐셜을 나타낸다.
따라서 제 4 콘택 영역(C4)에서 보다 높은 하이 전압 상태를 위해서는 Vta및 γ가 낮은 값을 갖는 것이 바람직하다.
반대로 제 5 콘택 영역(C5)은 워드 라인과 연결된 제 2 콘택 영역(C2)에 VCC전압을 가하여 제 2 억세스 트랜지스터(TA2)를 턴온 시키고 빗바 라인()에 ‘0’ 전위를 가한다.
이 로우 노드가 보다 낮은 전압을 얻기 위하여는 제 2 억세스 트랜지스터(TA2)의 문턱 전압을 증가시킬 필요가 있다.
먼저 로우 노드에서 채널 이온 주입 농도가 종래와 같을 때는 활성 영역의 움푹 패인 에지 부분을 갖는 억세스 트랜지스터의 게이트 전극(38a)은 움푹패인 에지 영역에서 게이트 전극의 필드가 중첩되어 형성된다. 따라서 제9(a)도의 전류-전압 특성 곡선에 도시한 바와 같이 메인 채널 즉 활성 영역의 중앙 부분의 채널을 온(ON)시키는 문턱 전압(Vt1) 보다 활성 영역의 움푹패인 에지 영역의 채널을 온(ON) 시키는 문턱 전압(Vte)이 더 낮다. 이에 따라 에지 채널이 먼저 턴온(turn on)되는 트랜지스터의 험프(hump) 특성이 나타난다.
그러나 이렇게 움푹패인 에지 영역에 형성된 에지 채널은 억세스 트랜지스터에 누설 전류를 증가시키게 되어 메인 칩에 스텐-바이 전류(stand-by current)를 유발시키는 문제가 발생할 수 있다.
제9(b)도에 도시한 바와 같이 상기와 같은 문제를 해결하기 위하여 본 발명은 종래 소자 보다 채널에 주입되는 이온의 농도를 증가시켜서 움푹패인 에지 영역의 턴온 시점 즉 에지 채널의 문턱 전압(Vte)을 증가시켰다. 즉 본 발명의 에지 채널의 문턱 전압을 종래의 억세스 트랜지스터의 메인 채널의 문턱 전압(Vt1)과 일치시켰다. 이에 따라서 본 발명의 메인 채널의 문턱 전압(Vt1)은 Vt2로 증가하게 되었고 이와 같은 동작은 로우 노드 쪽에 연결된 제 2 억세스 트랜지스터(TA2)의 문턱 전압을 증가시켜서 로우 노드의 전압을 더 낮추기 위한 조건을 만족한다.
다음으로 하이 노드 전압을 더 높은 전압으로 만들기 위한 본 발명 에스램(SRAM) 셀의 전류-전압 특성은 제9(c)도에 도시한 바와 같이 브레이크 다운 전압(VB)이 OV에서 -3V로 변화할 때 종래 발명에서의 에지 채널의 문턱 전압보다 본 발명에서의 에지 채널 부분의 문턱 전압의 증가폭을 감소시켜서 억세스 트랜지스터의 문턱 전압을 낮게하므로써 얻을 수 있다.
이와 같은 결과를 얻기 위한 동작은 억세스 트랜지스터의 게이트 전극으로 덮인 활성 영역 에지의 움푹패인 부분이 게이트 전극과 중첩됨에 따라 게이트 전극의 제어를 잘 받게 된다. 이에 따라 소오스 영역과 기판의 브래이크 다운 전압(VB)의 영향으로 인하여 종래에 증가하게되는 문턱 전압의 폭을 줄여서 실질적으로는 에지 채널의 문턱 전압의 증가를 감소시킨다.
즉 바디 이팩트(Body effect : γ)가 감소되어서 하이 노드 전압을 더 높은 하이 상태로 만들어 주게 된다. 이와 같이 하이 노드 전압에서는 더욱 높은 하이 상태를 만들어 주고 로우 노드 전압에서는 더욱 낮은 로우 노드 상태를 만들어 주므로 에스램(SRAM) 셀에서 저전압의 동작 마진을 확보하기에 용이하다.
제10(a)도는 본 발명 실시예 3의 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분의 구조단면도이고, 제10(b)도는 본 발명 실시예 4의 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분의 구조단면도이며, 제11(a)도 내지 제11(e)도는 본 발명 실시예 3의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분의 공정단면도이다.
먼저 본 발명 실시예 3의 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분의 구조는 제10(a)도에 도시한 바와 같이 필드 영역과 활성 영역이 정의된 기판(30)의 필드 영역에 필드 산화막(34)이 형성되었고 상기 필드 산화막(30) 일측의 활성 영역은 기판(30)의 중앙 부분을 따라 움푹 패이도록 채널이 형성되었고, 상기 움푹패인 채널 부분 상측에 게이트 산화막(37)과 억세스 트랜지스터의 게이트 전극(38a)이 적층되어 형성되었다.
그리고 필드 산화막(34) 타측의 활성 영역은 게이트 산화막(37)과 드라이브 트랜지스터의 게이트 전극(38b)이 적층되어 형성된다.
이어서 본 발명 실시예 4의 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터의 구조는 제10(b)도에 도시한 바와 같이 필드 산화막(34) 일측의 활성 영역이 요철 모양으로 깍기어서 이 요철 모양을 따라 게이트 산화막(37)과 억세스 트랜지스터의 게이트 전극(38a)이 적층되어 형성되었다는 것을 제외하고 제10(a)도에 도시한 본 발명 실시예 3과 동일한 구성을 갖도록 형성된다.
다음으로 본 발명 실시예 3의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터의 제조 방법은 제11(a)도에 도시한 바와 같이 기판(30) 전면에 제 1 패드 산화막(31)과 질화막(32)을 차례로 증착한다. 그리고 상기 질화막(32) 전면에 감광막(33)을 도포한 후 사진 식각 및 현상 공정으로 선택적으로 감광막(33) 패터닝한다.
그리고 제11(b)도에 도시한 바와 같이 패터닝된 감광막(33)을 마스크로 이용하여 드러난 질화막(32)을 이방성 식각한 후 감광막(33)을 제거한다.
그리고 질화막(32)을 마스크로 이용하여 열공정을 통해서 기판(30)에 필드 산화막(34)을 형성하여 억세스 트랜지스터의 활성 영역과 드라이브 트랜지스터의 활성 영역을 격리시킨다.
이어서 제11(c)도에 도시한 바와 같이 질화막(32)과 제 1 패드 산화막(31)을 제거한 후 열 산화 공정이나 화학 기상 증착법으로 전면에 제 2 패드 산화막(35)을 형성한다. 그리고 억세스 트랜지스터와 드라이브 트랜지스터의 활성 영역에 채널 스톱 이온을 주입한다.
이어서 전면에 감광막(36)을 도포하고 노광 및 현상 공정으로 선택적으로 패터닝하여 억세스 트랜지스터의 활성 영역의 제 2 패드 산화막(35)을 노출시킨다.
그리고 제11(d)도에 도시한 바와 같이 상기 패터닝된 감광막(36)을 마스크로 이용하여 이방성 식각으로 노출된 제 2 패드 산화막(35)을 제거한다. 그리고 노출된 기판(30)을 이방성 식각으로 억세스 트랜지스터의 채널 형성 부분의 중앙부분을 따라 움푹 패이도록 하고 감광막을 제거한다.
그리고 전면에 감광막(39)을 도포한 후 노광 및 현상 공정으로 선택적으로 감광막(39)을 제거하여 드라이브 트랜지스터의 활성 영역 부분의 제 2 패드를 노출시킨다. 이어서 제거되고 남은 감광막(39)을 마스크로 이방성 식각하여 노출된 제 2 패드 산화막(35)을 제거한 후 감광막(39)을 제거한다.
그리고 제11(e)도에 도시된 바와 같이 전면에 열산화 공정이나 화학 기상 증착법으로 게이트 산화막(37)을 형성하고 상기 게이트 산화막(37) 상에 폴리 실리콘을 증착하여 도핑한다.
그리고 도핑된 폴리 실리콘 상에 감광막을 도포하여 노광 및 현상 공정으로 선택적으로 감광막을 제거하여 제거되고 남은 감광막을 마스크로 이용하여 폴리 실리콘을 이방성 식각하여 억세스 트랜지스터의 채널 중앙 부분의 움푹패인 영역상부에 폴리 실리콘이 형성되도록 억세스 트랜지스터의 게이트 전극(38a)과 드라이브 트랜지스터의 게이트 전극(38b)을 형성한다. 이후에 억세스 트랜지스터 게이트 전극(38a)과 드라이브 트랜지스터 게이트 전극(38b)의 양측 기판에 소오스/드레인 형성을 위한 불순물을 이온 주입하여 소오스/드레인 영역을(도면에는 도시되지 않았다) 형성한다.
다음으로 본 발명 실시예 4는 억세스 트랜지스터의 활성 영역의 채널 부분의 기판을 요철 모양으로 식각하고 이 요철 모양의 기판 상측까지 폴리 실리콘을 형성하여 요철 모양의 양끝의 에지 부분마다 에지 채널이 형성되는 것을 제외하면 제11도에 도시한 본 발명 실시예 3과 동일한 방법으로 제조된다.
제12도는 본 발명 실시예 5의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분을 자른 구조단면도이고, 제13(a)도 내지 제13(e)도는 본 발명 실시예 5의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터 부분을 자른 공정단면도이다.
먼저 본 발명 실시예 5의 에스램(SRAM) 셀의 억세스 트랜지스터와 드라이브 트랜지스터는 제12도에 도시한 바와 같이 필드 영역과 활성 영역이 정의된 기판(30)의 필드 영역 상에 필드 산화막(34)이 형성되었고 필드 산화막(34) 양측의 활성 영역과 인접한 필드 산화막의 에지 부분이 움푹패이도록 형성되었다.
그리고 상기 움푹패인 기판(30)상을 채우도록 억세스 트랜지스터의 활성 영역상에 게이트 산화막(37)과 억세스 트랜지스터의 게이트 전극(38a)이 적층되어 형성되었고, 또한 드라이브 트랜지스터의 활성 영역상에 게이트 산화막과 드라이브 트랜지스터의 게이트 전극(38b)이 적층되도록 형성된다.
그리고 본 발명 실시예 5의 에스램 셀의 억세스 트랜지스터와 드라이브 트랜지스터 제조 방법은 제13(a)도에 도시한 바와 같이 기판(30) 전면에 제 1 패드 산화막(31)과 질화막(32)을 차례로 증착하고 상기 질화막(32) 전면에 감광막(33)을 도포한 후 사진 식각 및 현상 공정으로 선택적으로 감광막(33) 패터닝한다.
다음으로 제13(b)도에 도시한 바와 같이 패터닝된 감광막(33)을 마스크로 이용하여 드러난 질화막(32)을 이방성 식각한 후 감광막(33)을 제거한다. 그리고 식각되고 남은 질화막(32)을 마스크로 이용하여 열공정을 통해서 기판(30)에 필드 산화막(34)을 형성하여 억세스 트랜지스터의 활성 영역과 드라이브 트랜지스터의 활성 영역을 격리시킨다.
이어서 제13(c)도에 도시한 바와 같이 질화막(32)과 제 1 패드 산화막(31)을 제거한 후 열 산화 공정이나 화학 기상 증착법(CVD)으로 전면에 제 2 패드 산화막(35)을 형성한다. 그리고 억세스 트랜지스터와 드라이브 트랜지스터의 활성 영역에 채널 스톱 이온 주입을 한다.
그리고 제13(d)도에 도시한 바와 같이 마스크 없이 식각하여 제 2 패드 산화막(35)을 제거하여 필드 산화막(34)의 양 에지 부분이 움푹패이도록하여 이 부분에 에지 채널을 형성한다.
다음으로 제13(e)도에 도시한 바와 같이 전면에 열산화 공정이나 화학 기상 증착법에 의하여 게이트 산화막(37)을 형성시킬 산화막을 형성하고 상기 산화막 상에 폴리 실리콘을 증착하고 상기 폴리 실리콘을 도핑한다. 그리고 도핑된 폴리 실리콘 상에 감광막을 도포하여 도포된 감광막을 노광 및 현상 공정에 의해 선택적으로 패터닝한다. 그리고 패터닝된 감광막을 마스크로 이용하여 폴리 실리콘과 산화막을 차례로 식각한다. 이러한 공정을 통해 억세스 트랜지스터와 드라이브 트랜지스터의 에지 부분의 움푹패인 상측까지 폴리 실리콘이 형성되도록 억세스 트랜지스터의 게이트 전극(38a)과 드라이브 트랜지스터의 게이트 전극(38b)을 형성한다. 이후에 억세스 트랜지스터 게이트 전극(38a)과 드라이브 트랜지스터 게이트 전극(38b)의 양측 기판에 소오스/드레인 형성을 위한 불순물을 이온 주입하여 소오스/드레인 영역을(도면에는 도시되지 않았다) 형성한다.
상기와 같이 제조된 본 발명 에스램 셀의 트랜지스터 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 에스램 셀에서 억세스 트랜지스터의 에지 채널 부분의 중첩에 의한 전계 증가로 바디 이팩트(Body effect : γ)가 감소하여 에지 채널의 문턱 전압이 감소된다. 이에따라 하이 노드의 전압을 보다 높은 하이 상태로 만들어주어 트랜지스터의 동작을 용이하게 한다.
둘째, 메인 채널의 문턱 전압의 증가로 로우 노드의 전압을 더 낮은 로우 상태로 만들어 준다.
세째, 하이 노드 전압에서는 더 높은 하이 전압을 전달하게되고 로우 노드 전압에서는 더 낮은 로우 노드 전압을 전달할 수 있으므로 에스램 셀에서 저전압의 동작 마진을 확보할 수 있다는 장점이 있다.

Claims (9)

  1. 억세스 트랜지스터와 드라이브 트랜지스터로 구성된 에스램 셀에 있어서, 반도체 기판, 상기 반도체 기판에 형성된 제 1 및 제 2 활성영역과 필드 절연막, 상기 제 1 활성영역의 상기 반도체 기판에 형성된 한 개 이상의 리세스 영역, 상기 제 1 및 제 2 활성영역과 상기 리세스 영역상에 형성된 게이트 전극, 상기 게이트 전극 양측의 제 1 및 제 2 활성영역에 형성된 불순물 영역을 포함하는 것을 특징으로 하는 에스램 셀의 트랜지스터.
  2. 제1항에 있어서, 상기 리세스 영역은 상기 제 1 활성영역의 상기 게이트 전극과 대응하는 영역에 형성됨을 특징으로 하는 에스램 셀의 트랜지스터.
  3. 제1항에 있어서, 상기 리세스 영역은 상기 제 1 활성영역과 필드 절연막의 경계부에 형성됨을 특징으로 하는 에스램 셀의 트랜지스터.
  4. 제1항에 있어서, 상기 리세스 영역은 상기 제 1 활성영역과 필드 절연막 사이의 게이트 전극 하부의 채널 영역에 V자 모양이나 요철 모양으로 형성되는 것을 더 포함함을 특징으로 하는 에스램 셀의 트랜지스터.
  5. 억세스 트랜지스터와 드라이브 트랜지스터로 구성된 에스램 셀에 있어서, 반도체 기판에 제 1 및 제 2 활성영역과 필드 절연막을 형성하는 단계; 상기 제 1 활성영역의 상기 반도체 기판에 리세스 영역을 형성하는 단계; 상기 제 1 및 제 2 활성영역과 상기 리세스 영역상에 게이트 절연막 및 상기 게이트 절연막상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 제 1 및 제 2 활성영역에 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 에스램 셀의 트랜지스터 제조방법.
  6. 제5항에 있어서, 상기 리세스 영역은 상기 제 1 활성영역과 필드 절연막의 경계면을 이방성 식각하여 형성함을 특징으로 하는 에스램 셀의 트랜지스터의 제조방법.
  7. 제5항에 있어서, 상기 리세스 영역은 상기 제 1 활성영역과 상기 필드 절연막의 게이트 전극과 대응되는 부분을 V자 모양이나 요철 모양으로 이방성 식각하여 형성하는 것을 더 포함함을 특징으로 하는 에스램 셀의 트랜지스터의 제조방법.
  8. 제5항에 있어서, 상기 제 1 활성영역 상의 게이트 전극과 상기 불순물 영역은 에스램 셀의 억세스 트랜지스터로 사용되도록 그리고 상기 제 2 활성영역 상의 상기 게이트 전극과 상기 불순물 영역은 에스램 셀의 드라이브 트랜지스터로 사용되도록 형성함을 특징으로 하는 에스램 셀의 트랜지스터의 제조방법.
  9. 제5항에 있어서, 상기 게이트 전극은 폴리 실리콘으로 형성함을 특징으로 하는 에스램 셀의 트랜지스터의 제조방법.
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