KR100252913B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100252913B1
KR100252913B1 KR1019970014682A KR19970014682A KR100252913B1 KR 100252913 B1 KR100252913 B1 KR 100252913B1 KR 1019970014682 A KR1019970014682 A KR 1019970014682A KR 19970014682 A KR19970014682 A KR 19970014682A KR 100252913 B1 KR100252913 B1 KR 100252913B1
Authority
KR
South Korea
Prior art keywords
gate electrode
insulating film
sidewall insulating
insulating layer
semiconductor device
Prior art date
Application number
KR1019970014682A
Other languages
English (en)
Other versions
KR19980077522A (ko
Inventor
박민화
양해창
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970014682A priority Critical patent/KR100252913B1/ko
Priority to US08/951,511 priority patent/US5973362A/en
Priority to JP10050382A priority patent/JP2912900B2/ja
Publication of KR19980077522A publication Critical patent/KR19980077522A/ko
Priority to US09/390,713 priority patent/US6391725B1/en
Application granted granted Critical
Publication of KR100252913B1 publication Critical patent/KR100252913B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

에스램 셀의 억세스 트랜지스터에 적용하여 에스램 셀의 동작특성을 향상시키기에 적당한 반도체 소자 및 그 제조방법에 관한 것으로 이와 같은 반도체 소자는 반도체 기판상에 형성된 게이트절연막과, 일측면의 일정부분에 함몰부를 갖도록 상기 게이트절연막상에 형성된 게이트 전극과, 상기 게이트 전극 일측의 상기 함몰부 및 타측면에 서로 비대칭적으로 형성된 측벽절연막과, 상기 게이트 전극의 일측면의 함몰부 하부에 타측면의 하부에서 보다 길이가 길게 형성된 저농도 불순물영역, 상기 측벽절연막으로 부터 확장되어 상기 반도체 기판내에 형성된 고농도불순물영역을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자에 대한 것으로 특히, 에스램 셀의 억세스 트랜지스터에 적용하여 에스램 셀의 동작특성을 향상시키기에 적당한 반도체 소자 및 그 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체 소자에 대하여 설명하면 다음과 같다.
도 2는 종래 반도체 소자의 평면도이고, 도 3은 종래 반도체 소자를 나타낸 구조도이다.
종래 반도체 소자는 도 2와 도 3에 도시한 바와 같이 반도체 기판(1)에 활성영역과 필드 영역을 정의하고, 정의된 필드영역에 필드 산화막(2)이 형성되었다. 그리고 상기 활성영역상을 가로지르도록 게이트 산화막(3)을 구비한 게이트 전극(4)이 형성되어있다. 또한 상기 게이트 전극(4)측면의 반도체 기판(7)에 일정한 두께를 갖도록 측벽절연막(7)이 형성되어 있다. 그리고 상기 게이트 전극(4) 양측의 측벽절연막(7)하부의 반도체 기판(1)에 저농도 불순물 영역(6)이 형성되어있고, 상기 게이트 전극(4)과 측벽절연막(7)을 제외한 양측 활성영역에 소오스/드레인 영역(8)이 형성되었다.
상기와 같은 구조를 갖는 종래의 반도체 소자를 에스램 셀의 억세스 트랜지스터에 적용하였을때의 동작을 도 1과 함께 설명하면 다음과 같다.
제 1 셀 노드(CN1)에 데이터 "1"를 쓰기 위한 동작은 먼저 워드라인(W/L:Word Line)에 5V를 인가하여 제 1, 제 2 억세스 트랜지스터(TA1,TA2)를 턴온시킨다. 이어서 비트라인에 5V를 인가하고 빗바라인에는 0V를 인가한다. 이에따라 제 1 셀 노드(CN1)에는 "1"의 데이터가 쓰여지고 제 2 셀 노드(CN2)에는 "0" 데이터가 쓰여진다. 따라서 제 2 드라이브 트랜지스터(TD2)는 턴온되고 제 1 드라이브 트랜지스터(TD1)는 턴오프된다.
상기와 같은 쓰기 동작을 하는 에스램 셀의 "0" 데이터를 읽기위한 동작을 설명하면 다음과 같다.
먼저 비트라인과 빗바라인에 5V의 전압을 인가한다.
이때 "1"의 데이터가 쓰여진 제 1 셀 노드(CN1)와 비트라인 사이의 제 1 억세스 트랜지스터(TA1)를 통해서는 전류의 흐름이 없다.
이에반해 "0" 데이터가 쓰여진 제 2 셀 노드(CN2)와 빗바라인은 전압 차이에 의하여 제 2 억세스 트랜지스터(TA2)를 통하여 빗바라인에서 제 2 셀 노드(CN2)로 전류가 흐른다. 이때 제 2 억세스 트랜지스터를 통해 흐른 전류가 제 2 드라이브 트랜지스터로 갑자기 흘름으로써 제 2 셀 노드(CN2)에 저장된 로우 데이타를 읽는다.
상기와 같은 종래의 반도체 소자는 다음과 같은 문제점이 있다.
종래와 같은 반도체 소자를 에스램 셀의 억세스 트랜지스터에 적용할 경우 셀 노드에 "0" 데이터가 저장된 상태에서 읽기 동작을 할 경우에 억세스 트랜지스터의 전류구동력이 증가하여 "0"의 데이타를 읽기 위해 제 2 드라이브 트랜지스터로 전류가 흘러버려서 에스램 셀의 전체적인 전류구동비가 감소하여 "0" 데이터를 정확히 읽을 수가 없기 때문에 에스램 셀의 동작 특성이 감소된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 에스램 셀의 억세스 트랜지스터에 본 발명 반도체 소자를 적용하여 에스램 셀의 동작특성을 극대화시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는 데 그 목적이 있다.
도 1은 일반적인 에스램 셀의 회로도
도 2는 종래 반도체 소자의 평면도
도 3은 도 2의 Ⅰ-Ⅰ 선상의 종래 반도체 소자를 나타낸 구조도
도 4는 본 발명 반도체 소자의 평면도
도 5는 도 4의 Ⅱ-Ⅱ 선상의 본 발명 반도체 소자의 단면을 나타낸 도면
도 6a 내지 6d는 본 발명 반도체 소자의 제조방법을 나타낸 도면
도 7은 도 4의 Ⅲ-Ⅲ 선상의 본 발명 반도체 소자의 단면을 나타낸 도면
도면의 주요 부분에 대한 부호의 설명
21: 반도체 기판 22: 필드산화막
23: 게이트 산화막 24: 게이트 전극
25: 게이트 캡 절연막 26: 측벽절연막
27: 저농도 불순물 영역 28: 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자는 반도체 기판상에 형성된 게이트절연막과, 일측면의 일정부분에 함몰부를 갖도록 상기 게이트절연막상에 형성된 게이트 전극과, 상기 게이트 전극 일측의 상기 함몰부 및 타측면에 서로 비대칭적으로 형성된 측벽절연막과, 상기 게이트 전극의 일측면의 함몰부 하부에 타측면의 하부에서 보다 길이가 길게 형성된 저농도 불순물영역, 상기 측벽절연막으로 부터 확장되어 상기 반도체 기판내에 형성된 고농도불순물영역을 포함하는 것을 특징으로 한다.
상기와 같이 구성되는 본 발명 반도체 소자의 제조방법은 반도체 기판상에 게이트절연막을 구비하고 반도체 기판상의 활성영역의 일측면의 일정부분에 함몰부를 갖는 게이트 전극을 형성하는 공정과, 일측면에 함몰부를 갖는 상기 게이트 전극을 마스크로 사용하여 상기 게이트 전극 양측의 상기 활성영역의 상기 반도체 기판에 저농도불순물영역을 형성하는 공정과, 상기 게이트전극의 함몰부를 덮도록 상기 게이트 전극 측면에 측벽절연막을 형성하는 공정과, 상기 게이트 전극 양측에 형성된 상기 측벽절연막을 마스크로 이용하여 상기 활성영역의 상기 반도체 기판에 고농도불순물영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명 반도체 소자 및 그 제조방법을 설명하면 다음과 같다.
도 4는 본 발명 반도체 소자의 평면도이고, 도 5는 도 4의 Ⅱ-Ⅱ 선상의 본 발명 반도체 소자의 단면을 나타낸 도면이며, 도 7은 도 4의 Ⅲ-Ⅲ 선상의 본 발명 반도체 소자의 단면을 나타낸 도면이다.
본발명 반도체 소자는 도 4와 도 5와 도 7에 도시한 바와 같이 반도체 기판(21)에 활성영역과 필드영역이 정의되고, 정의된 필드영역에 필드산화막(22)이 형성되었다.
그리고 상기 활성영역에 게이트 산화막(23)을 구비한 게이트 전극(24)이 있
다. 그리고 상기 게이트 전극(24)은 게이트 전극(24)의 일면의 일정부분에 함몰부를 갖도록 형성되었다.
그리고 상기 게이트 전극(24)의 일측에 형성된 함몰부를 채우며 서로 비대칭적으로 다른 폭을 갖도록 측벽절연막(26)이 형성되어 있다. 여기서 상기 활성영역의 게이트 전극(24) 양측에 비대칭적으로 형성된 측벽절연막(26) 하부에는 서로 다른 길이를 갖는 저농도 불순물 영역(27)이 형성되어 있다.
그리고 상기 측벽절연막(26)양측의 활성영역에는 소오스/드레인 영역(28)이 형성되어 있다. 이때 상기 함몰부의 너비(Width)는 측벽절연막(26)의 너비(Width)의 2배이하이고, 함몰부는 게이트 전극(24)과 동일한 높이를 갖고 형성되어 있으며 함몰부의 하면은 게이트산화막(23)이 노출되어 있다.
상기와 같이 구성되는 본 발명 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 6a 내지 6d는 본 발명 반도체 소자의 제조방법을 나타낸 도면이다.
본 발명에 따른 반도체 소자의 제조방법은 도 6a에 도시한 바와 같이 반도체 기판(21)에 활성영역과 필드영역을 정의하고 상기 필드영역에 필드산화막(22)을 형성한다. 이때 필드산화막(22)은 국부산화방법을 이용하여 형성한다.
도 6b에 도시한 바와 같이 전면에 제 1 산화막과 폴리실리콘층과 절연막을 차례로 형성한다. 이후에 게이트 전극(24) 형성마스크를 이용하여 상기 절연막과 폴리실리콘층과 제 1 산화막을 사진식각에 의하여 이방성 식각하여 게이트 산화막(23)과 게이트 전극(24)과 게이트 캡 절연막(25)을 형성한다. 이때 게이트 전극(24)은 일측면의 소정부분이 함몰부분을 갖도록 형성한다. 이때 함몰부분의 높이는 게이트전극(24)과 같은 높이를 가지며 그 하면은 게이트 산화막(23)이 없다.
그리고 도 6c에 도시한 바와 같이 상기 게이트 전극(24)을 마스크로 이용하여 활성영역상의 게이트 전극(24) 양측에 저농도 n형 불순물이온을 주입하여 저농도 불순물 영역(27)을 형성한다.
다음에 반도체 기판(21)에 제 2 산화막을 증착한 후 이방성 식각하여 게이트 전극(24)의 측면을 따라서 측벽절연막(26)을 형성한다. 이때 제 2 산화막은 함몰부분의 두께의
Figure pat00001
이상이 되도록 증착한다.
이때 게이트 전극(24)의 함몰되는 부분을 제 2 산화막이 채우고 이에 따라서 함몰되는 부분에 측벽절연막(26)이 형성되어 게이트 전극(24) 일측에 함몰된 영역의 측벽절연막(26)이 게이트 전극(24) 타측의 측벽절연막(26)보다 더 길게 형성되고 이에 따라서 함몰되는 부분의 측벽절연막(26) 하부에 더 긴 저농도 불순물 영역(27)이 형성되게 된다.
도 6d에 도시한 바와 같이 상기 게이트 전극(24)과 측벽절연막(26)을 마스크로 이용하여 고농도 n형 불순물이온을 주입하여 측벽절연막(26)양측의 반도체 기판(21)에 소오스/드레인 영역(28)을 형성한다.
이와 같이 제조되는 본 발명을 에스램 셀의 억세스 트랜지스터에 적용할 경우의 동작을 도 1을 참조하여 설명하면 다음과 같다.
먼저 제 1 셀 노드(CN1)에 "1" 데이타를 쓰기 위해서는 워드라인(W/L:Word Line)에 5V를 인가하여 제 1, 제 2 억세스 트랜지스터를 턴온시킨다. 그리고 비트라인에 5V를 인가하고 빗바라인에는 0V를 인가한다. 이에따라 제 2 드라이브 트랜지스터(TD2)는 턴온되고 제 1 드라이브 트랜지스터(TD2)는 턴오프된다.
이에 따라 제 1 셀 노드(CN1)에는 "1"의 데이터가 쓰여지고, 제 2 셀 노드(CN2)에는 "0" 데이터가 쓰여진다.
이렇게 쓰여진 데이터값 중에 제 2 셀 노드(CN2)에 저장된 "0" 데이터를 읽기위한 동작을 설명하면 다음과 같다.
먼저 워드라인(W/L:Word Line)에 5V의 전압을 인가하여 제 1 억세스 트랜지스터(TA1)와 제 2 억세스 트랜지스터(TA2)를 턴온시킨다. 그리고 비트라인과 빗바라인에는 5V를 가한다.
이에따라 비트라인과 제 1 셀 노드(CN1) 사이의 제 1 억세스 트랜지스터를 통한 전류의 흐름은 없다.
이에 반해 제 2 셀 노드(CN2)에 저장된 "0" 데이터에 의하여 빗바라인과 제 2 셀 노드(CN2) 사이에는 전압차가 발생하고, 제 2 억세스 트랜지스터를 통하여 빗바라인에서 제 2 셀 노드(CN2)로 전류가 흐른다.
이때 상기 제 2 억세스 트랜지스터(TA2)에 본 발명에 의한 반도체 소자를 적용하면 제 2 셀 노드(CN2)와 연결된 저농도 불순물 영역(27)이 빗바라인과 연결된 제 2 억세스 트랜지스터측의 저농도 불순물 영역(27) 보다 길다. 여기에서 저농도 불순물 영역(27)은 저항의 역할을 하기 때문에 제 2 드라이브 트랜지스터로 급격히 전류가 흐르는 것을 방지할 수 있다.
상기와 같은 본 발명 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
본 발명에 따른 반도체 소자를 에스램 셀의 억세스 트랜지스터에 적용할 경우 "0" 데이터 읽는 동작을 할 때 셀 노드에 길이가 긴 저농도 불순물 영역에 의하여 억세스 트랜지스터의 전류구동률이 저하되고 이에따라서 에스램 셀의 드라이브 트랜지스터로 급격히 전류가 흘러버리는 현상을 방지할 수 있다. 따라서 에스램 셀의 로우 전압을 읽기 위한 동작 특성이 향상된다.

Claims (3)

  1. 반도체 기판상에 형성된 게이트절연막과,
    일측면의 일정부분에 함몰부를 갖도록 상기 게이트절연막상에 형성된 게이트 전극과,
    상기 게이트 전극 일측의 상기 함몰부 및 타측면에 서로 비대칭적으로 형성된 측벽절연막과,
    상기 게이트 전극의 일측면의 함몰부 하부에 타측면의 하부에서 보다 길이가 길게 형성된 저농도 불순물영역,
    상기 측벽절연막으로 부터 확장되어 상기 반도체 기판내에 형성된 고농도불순물영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 반도체 기판상에 게이트절연막을 구비하고 반도체 기판상의 활성영역의 일측면의 일정부분에 함몰부를 갖는 게이트 전극을 형성하는 공정과,
    일측면에 함몰부를 갖는 상기 게이트 전극을 마스크로 사용하여 상기 게이트 전극 양측의 상기 활성영역의 상기 반도체 기판에 저농도불순물영역을 형성하는 공정과,
    상기 게이트전극의 함몰부를 덮도록 상기 게이트 전극 측면에 측벽절연막을 형성하는 공정과,
    상기 게이트 전극 양측에 형성된 상기 측벽절연막을 마스크로 이용하여 상기 활성영역의 상기 반도체 기판에 고농도불순물영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 측벽절연막을 형성하는 공정은 상기 게이트전극 및 상기 게이트산화막상에 절연막을 형성하는 공정과, 상기 절연막을 이방성 식각하여 상기 게이트전극의 측면에만 상기 절연막을 잔류시켜 형성하는 것은 포함함을 특징으로 하는 반도체 소자의 제조방법.
KR1019970014682A 1997-04-21 1997-04-21 반도체 소자 및 그 제조방법 KR100252913B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019970014682A KR100252913B1 (ko) 1997-04-21 1997-04-21 반도체 소자 및 그 제조방법
US08/951,511 US5973362A (en) 1997-04-21 1997-10-16 Semiconductor device and method for fabricating the same
JP10050382A JP2912900B2 (ja) 1997-04-21 1998-03-03 半導体素子及びその製造方法
US09/390,713 US6391725B1 (en) 1997-04-21 1999-09-07 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970014682A KR100252913B1 (ko) 1997-04-21 1997-04-21 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR19980077522A KR19980077522A (ko) 1998-11-16
KR100252913B1 true KR100252913B1 (ko) 2000-04-15

Family

ID=19503395

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970014682A KR100252913B1 (ko) 1997-04-21 1997-04-21 반도체 소자 및 그 제조방법

Country Status (3)

Country Link
US (2) US5973362A (ko)
JP (1) JP2912900B2 (ko)
KR (1) KR100252913B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307237B1 (en) * 1999-12-28 2001-10-23 Honeywell International Inc. L-and U-gate devices for SOI/SOS applications
US6621146B1 (en) * 2001-09-26 2003-09-16 Lsi Logic Corporation Method and apparatus for the use of embedded resistance to linearize and improve the matching properties of transistors
JP4237660B2 (ja) 2004-03-19 2009-03-11 株式会社東芝 半導体装置の製造方法
CN100403551C (zh) * 2005-03-08 2008-07-16 联华电子股份有限公司 高压元件结构
JP4826127B2 (ja) * 2005-04-25 2011-11-30 ソニー株式会社 固体撮像装置及びその製造方法
KR100764737B1 (ko) * 2006-02-09 2007-10-08 삼성전자주식회사 에스램 셀 및 그 형성 방법
JP2008091412A (ja) 2006-09-29 2008-04-17 Oki Electric Ind Co Ltd 高耐圧ｍｏｓトランジスタおよびその製造方法
CN101828253B (zh) * 2007-10-19 2012-03-21 Nxp股份有限公司 半导体器件、半导体器件的使用和包括这种半导体器件的器件
JP5442235B2 (ja) * 2008-11-06 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2010118500A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 半導体装置及びその製造方法
JP2017130577A (ja) * 2016-01-21 2017-07-27 ソニー株式会社 半導体装置およびその製造方法、固体撮像素子、並びに電子機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
US5276344A (en) * 1990-04-27 1994-01-04 Mitsubishi Denki Kabushiki Kaisha Field effect transistor having impurity regions of different depths and manufacturing method thereof
US5780911A (en) * 1995-11-29 1998-07-14 Lg Semicon Co., Ltd. Thin film transistor and method for fabricating the same
US5789780A (en) * 1996-12-03 1998-08-04 Advanced Micro Devices, Inc. Transistor with source and drain regions within the semiconductor substrate detached or laterally displaced from the transistor gate

Also Published As

Publication number Publication date
JPH10303319A (ja) 1998-11-13
US6391725B1 (en) 2002-05-21
KR19980077522A (ko) 1998-11-16
US5973362A (en) 1999-10-26
JP2912900B2 (ja) 1999-06-28

Similar Documents

Publication Publication Date Title
EP0193841B1 (en) Semiconductor device and method of manufacturing the same
US5317178A (en) Offset dual gate thin film field effect transistor
JP2848272B2 (ja) 半導体記憶装置
JP2791760B2 (ja) 薄膜トランジスタ及びその製造方法
KR20030019259A (ko) 반도체 메모리 셀 및 반도체 기억 장치
KR100252913B1 (ko) 반도체 소자 및 그 제조방법
US20030062574A1 (en) Double vertical channel thin film transistor for SRAM and process of making the same
JPH11330280A (ja) チャネル消去／書込によるフラッシュメモリ―セル構造の製造方法およびその操作方法
KR0161721B1 (ko) 반도체 기억장치와 그 제조방법
KR100277878B1 (ko) 트랜지스터의 구조 및 제조방법
US6404024B1 (en) Semiconductor device
JPH0799254A (ja) 半導体装置とその製造方法
KR100215851B1 (ko) 반도체 소자의 구조
JPS605062B2 (ja) 半導体論理回路装置
KR100243827B1 (ko) 플랫 nor형 마스크 rom
KR100866125B1 (ko) 스위치드 스토리지 노드 콘택 구조를 이용한 디램
JPH09275152A (ja) 半導体記憶装置の製造方法
JPH0521805A (ja) 半導体装置の製造方法
JPH05304264A (ja) 半導体集積回路装置の製造方法
JPH06334142A (ja) 半導体記憶装置及びその製造方法
KR100278907B1 (ko) 에스램 소자의 제조방법
JP2564773B2 (ja) 半導体集積回路装置の製造方法
KR19990004943A (ko) 저농도 도핑 드레인 구조를 갖는 트랜지스터 형성 방법
JPH0590575A (ja) 半導体記憶装置
KR19980068048A (ko) 전기적인 특성을 개선한 에스램(sram)의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20131223

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20141218

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20151221

Year of fee payment: 17

EXPY Expiration of term