DE19719156A1 - Transistorstruktur und Verfahren zu ihrer Herstellung - Google Patents

Transistorstruktur und Verfahren zu ihrer Herstellung

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Description

Die vorliegende Erfindung bezieht sich auf eine Transistorstruktur sowie ein Verfahren zu ihrer Herstellung, und insbesondere auf den Aufbau ei­ nes Transistors, der sich bei niedriger Spannung betreiben läßt, sowie auf dessen Herstellungsverfahren. Der erfindungsgemäße Transistor weist ei­ nen kanten- bzw. randseitigen Kanal auf und eignet sich zum Einsatz als Zugriffstransistor in einer SRAM-Zelle.
Die Fig. 1 zeigt ein Layout eines herkömmlichen Transistors, während die Fig. 2 eine Schnittansicht entlang der Linie A-A' von Fig. 1 zeigt. In der Fig. 3 ist ein Schaltungsdiagramm einer herkömmlichen SRAM-Zelle dargestellt, und die Fig. 4 zeigt eine Querschnittsansicht zur Erläute­ rung des Aufbaus der Zugriffs- und Treibertransistoren der konventionel­ len SRAM-Zelle. Dagegen stellen die Fig. 5a bis 5d Querschnittsan­ sichten zur Erläuterung der Herstellung der Zugriffs- und Treibertransis­ toren der konventionellen SRAM-Zelle dar.
Ein konventioneller Einheitstransistor gemäß den Fig. 1 und 2 enthält ein Substrat 1, auf welchem sich ein Feldbereich und ein aktiver Bereich befinden, eine Feldoxidschicht 2 auf der Oberfläche des Feldbereichs des Substrats 1, eine Gateoxidschicht 3 und eine auf der Gateoxidschicht 3 liegende Gate-Elektrode 4, wobei sich die Gateoxidschicht 3 und die Gate- Elektrode 4 auf dem aktiven Bereich befinden und sich ferner die Gate- Elektrode 4 bis über die Feldoxidschicht 2 ausdehnt. Ferner sind ein erster und ein zweiter Verunreinigungsbereich 5a und 5b vorhanden, die in vor­ bestimmten Bereichen auf dem Substrat an jeder Seite der Gate-Elektrode 3 als Source und Drain dienen.
Zunächst soll anhand der Fig. 4 der Aufbau der Zugriffs- und Treiber­ transistoren der konventionellen SRAM-Zelle näher erläutert werden. Die­ se Zelle enthält ein Substrat 1 zur Definition eines Feldbereichs und eines aktiven Bereichs. Eine Feldoxidschicht 9 befindet sich auf der Oberfläche des Feldbereichs des Substrats 1. Dagegen befinden sich Gateoxidschich­ ten 11 auf den jeweiligen aktiven Bereichen, die durch eine Feldoxid­ schicht 9 voneinander getrennt sind. Eine Gate-Elektrode 12a des Zu­ griffstransistors und eine Gate-Elektrode 12d des Treibertransistors lie­ gen jeweils auf einer der Gateoxidschichten 11.
Nachfolgend wird das Herstellungsverfahren dieser Struktur unter Bezu­ gnahme auf die Fig. 5a bis 5d erläutert.
Gemäß Fig. 5a werden zunächst der Reihe nach und aufeinanderliegend auf dem Substrat 1 eine erste Kissenoxidschicht 6 und darauf eine Nitrid­ schicht 7 abgeschieden. Auf die Oberfläche der so erhaltenen Struktur wird dann ein erster Fotoresist 8 aufgebracht, also auf die Nitridschicht 7, wobei der Fotoresist 8 anschließend selektiv strukturiert wird, und zwar durch einen geeigneten fotolithografischen Entwicklungs- und Ätzprozeß.
Gemäß Fig. 5b wird der strukturierte Fotoresist 8 als Maske bei der an­ schließenden Durchführung eines anisotropen Ätzprozesses bezüglich der freigelegten Nitridschicht 7 verwendet, wonach der Fotoresist 8 dann entfernt wird. In einem anschließenden Schritt wird die Feldoxidschicht 9 auf dem Substrat 1 durch thermische Oxidation gebildet, und zwar unter Verwendung der verbleibenden Nitridschicht 7 als Maske. Auf diese Weise wird der aktive Bereich des Zugriffstransistors vom aktiven Bereich des Treibertransistors getrennt.
Nachdem die Nitridschicht 7 und die erste Kissenoxidschicht 6 beseitigt worden sind, wird gemäß Fig. 5c eine zweite Kissenoxidschicht 10 durch thermische Oxidation oder durch chemische Dampfabscheidung im Vaku­ um auf der so erhaltenen Oberfläche der Struktur gebildet. Nach Durch­ führung einer Implantation von Kanalstopionen in die aktiven Bereiche von Zugriffstransistor und Treibertransistor wird die zweite Kissenoxid­ schicht 10 wieder entfernt.
Sodann wird gemäß Fig. 5d eine Oxidschicht durch einen Wärmeoxida­ tionsvorgang oder durch chemische Dampfabscheidung im Vakuum gebil­ det. Danach wird auf diese Oxidschicht Polysilizium abgeschieden, wel­ ches mit einer Verunreinigung dotiert ist. Ein zweiter Fotoresist wird auf die Polysiliziumschicht aufgebracht und anschließend durch Belichtung und Entwicklung selektiv strukturiert. Im Anschluß daran werden die Po­ lysiliziumschicht und die Oxidschicht der Reihe nach entfernt, und zwar unter Verwendung des strukturierten zweiten Fotoresists als Maske. Auf diese Weise werden eine niedergeschlagene Gate-Elektrode 12a des Zu­ griffstransistors und eine niedergeschlagene Gate-Elektrode 12b des Trei­ bertransistors erhalten, die jeweils auf der Gateoxidschicht 11 oberhalb eines entsprechenden aktiven Bereichs zu liegen kommen. Zuletzt wird der zweite Fotoresist entfernt.
Die Fig. 3 zeigt ein Schaltungsdiagramm einer herkömmlichen SRAM- Zelle im Bezug auf den Schreib/Lesebetrieb.
Um eine hohe Spannung HIGH in einen vierten Kontaktbereich C4 ein­ schreiben zu können, wird zunächst Vcc an eine Bitleitung B/L und an das Gate eines ersten Zugriffstransistors TA1 gelegt, der mit einer Wortleitung W/L verbunden ist, so daß der erste Zugriffstransistor TA1 eingeschaltet wird, was dazu führt, daß Vcc der Bitleitung B/L im vierten Kontaktbe­ reich C4 gespeichert wird.
Um eine niedrige Spannung LOW in einen fünften Kontaktbereich C5 ein­ schreiben zu können, werden 0 V an die invertierte Bitleitung B/L gelegt, während Vcc an das Gate eines zweiten Zugriffstransistors TA2 angelegt wird, welcher mit der Wortleitung W/L verbunden ist. Auf diese Weise wird der zweite Zugriffstransistor TA2 eingeschaltet, und es wird die niedrige Spannung LOW von 0 V, die an der invertierten Bitleitung B/L liegt, in den fünften Kontaktbereich C5 eingeschrieben.
Um die in den vierten Kontaktbereich C4 eingeschriebene hohe Spannung HIGH auslesen zu können, wird Vcc an die Gates des ersten und zweiten Zugriffstransistors TA1 und TA2 angelegt, deren Gate mit der Wortleitung W/L verbunden sind. Liegt die Spannung Vcc an der Bitleitung B/L an, und liegt die Spannung von 0 V an der invertierten Bitleitung B/L an, so er­ faßt ein Laserverstärker die Differenz zwischen diesen beiden Spannun­ gen um zu bestimmen, ob es sich um einen Knoten HIGH oder um Knoten LOW handelt.
Speichern der vierte Kontaktbereich C4 eine Spannung HIGH und der fünfte Kontaktbereich C5 eine Spannung LOW, so wird ein zweiter Treiber­ transistor TD2 eingeschaltet, während ein erster Treibertransistor TD1 ausgeschaltet ist.
Darüber hinaus wird der zweite Zugriffstransistor TA2 eingeschaltet, wenn am fünften Kontaktbereich C5 die Spannung LOW vorhanden ist. Diese Spannung LOW des fünften Kontaktbereichs C5 gelangt somit von der invertierten Bitleitung B/L durch den zweiten Zugriffstransistor TA2 und den zweiten Treibertransistor TD2.
Die Spannung LOW des fünften Kontaktbereichs C5 bestimmt sich durch das Widerstandverhältnis von zweitem Zugriffstransistor TA2 zum zweiten Treibertransistor TD2 in diesem Prozeß. Um daher die ursprüngliche Spannung LOW des fünften Kontaktbereichs C5 aufrechtzuerhalten, muß die Treiberfähigkeit des zweiten Treibertransistors TD2 mindestens drei­ mal größer sein als die des zweiten Zugriffstransistors TA2.
Soll also die ursprüngliche Spannung des fünften Kontaktbereichs C5 während des Lesebetriebs bei der Spannung LOW gehalten werden, so ist es erforderlich, die Stromtreiberfähigkeit des zweiten Zugriffstransistors TA2 zu reduzieren und die Stromtreiberfähigkeit des zweiten Treibertran­ sistors TD2 zu erhöhen. Unter Berücksichtigung der Abmessungen von Zugriffs- und Treibertransistor muß somit die Schwellenspannung des zweiten Zugriffstransistors TA2 vergrößert werden, während die Schwel­ lenspannung des zweiten Treibertransistors TD2 zu reduzieren ist.
Um im Gegensatz dazu die ursprüngliche Spannung HIGH des vierten Kon­ taktbereichs C4 während einer Leseoperation auf den Spannungspegel HIGH halten zu können, ist es erforderlich, die Schwellenspannung des er­ sten Zugriffstransistors TA1 zu reduzieren, während die Schwellenspan­ nung des ersten Treibertransistors TD1 erhöht werden muß.
Um eine stabile Leseoperation zu ermöglichen, muß daher die Schwellen­ spannung des Zugriffstransistors bei einem LOW Knoten vergrößert und diejenige des Treibertransistors verringert werden, um sichere Betriebs­ grenzen für eine bei niedriger Spannung arbeitende SRAM-Zelle zu ge­ währleisten. Beim konventionellen Zugriffstransistor kann eine Betriebs­ grenze für den Fall einer niedrigen Spannung aber nur schwer eingestellt werden.
Die Probleme beim konventionellen Transistor lassen sich kurz wie folgt zusammenfassen: es ist schwierig, einen Zugriffstransistor und einen Treibertransistor herzustellen, die während des Schreibens und Lesens bei einer SRAM-Zelle einander entgegengesetzte Eigenschaften haben. Ein konventioneller planarer Kanal eignet sich darüber hinaus nicht zur Her­ stellung eines Transistors, durch den sich die Schwellenspannung eines Zugriffstransistors bei einem HIGH Knoten verringern und diejenige bei ei­ nem LOW Knoten während des Betriebs einer SRAM-Zelle bei niedriger Spannung vergrößern lassen.
Der Erfindung liegt die Aufgabe zugrunde, die obigen Nachteile zu über­ winden und einen Transistor sowie ein Verfahren zu dessen Herstellung zu schaffen, um Betriebsgrenzen bei niedriger Spannung sicher einstellen zu können.
Gemäß einem breiten Aspekt der vorliegenden Erfindung umfaßt eine Transistorstruktur folgendes: ein Halbleitersubstrat, einen ersten und ei­ nen zweiten aktiven Bereich sowie einen Feldisolationsbereich auf dem Halbleitersubstrat; wenigstens einen vertieften Bereich auf dem Halblei­ tersubstrat im ersten aktiven Bereich; eine Gate-Elektrode auf dem ersten und zweiten aktiven Bereich sowie auf dem vertieften Bereich; und einen Verunreinigungsbereich im ersten und zweiten aktiven Bereich an jeder Seite der Gate-Elektrode.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen im einzelnen beschrieben. Es zeigt
Fig. 1 ein Layout einer herkömmlichen Transistoreinheit;
Fig. 2 eine Schnittansicht der Transistoreinheit entlang der Linie A-A' von Fig. 1;
Fig. 3 ein Schaltungsdiagramm einer herkömmlichen SRAM-Zelle;
Fig. 4 eine Querschnittsdarstellung zur Erläuterung des Aufbaus eines Zugriffstransistors sowie eines Treibertransistors der konventionellen SRAM-Zelle;
Fig. 5a bis 5d Querschnittsansichten zur Erläuterung verschiedener Verfahrensstufen zur Herstellung von konventionellem Zugriffstransistor und Treibertransistor der genannten SRAM-Zelle;
Fig. 6 eine perspektivische Ansicht entlang der Linie A-A' von Fig. 1 für den Fall eines Transistors nach einem ersten bevorzugten Ausführungs­ beispiel der vorliegenden Erfindung;
Fig. 7 eine Querschnittsansicht durch die Struktur eines Zugriffstran­ sistors und eines Treibertransistors einer SRAM-Zelle nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 8a bis 8e Querschnittsdarstellungen zur Erläuterung unter­ schiedlicher Herstellungsstufen für den Zugriffs- und Treibertransistor bei der SRAM-Zelle nach dem zweiten Ausführungsbeispiel der Erfindung;
Fig. 9a bis 9c grafische Darstellungen zur Erläuterung des Stromspannungsverhaltens des Zugriffstransistors der SRAM-Zelle nach dem zweiten Ausführungsbeispiel der Erfindung;
Fig. 10a einen Querschnitt durch die Struktur von Zugriffs- und Treiber­ transistoren bei einer SRAM-Zelle nach einem dritten Ausführungsbei­ spiel der Erfindung;
Fig. 10b einen Querschnitt durch die Struktur von Zugriffs- und Treiber­ transistoren einer SRAM-Zelle bei einem vierten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 11a bis 11e Querschnittsdarstellungen zur Erläuterung ver­ schiedener Herstellungsstufen bei der Herstellung der Zugriffs- und Trei­ bertransistoren bei der SRAM-Zelle nach dem dritten Ausführungsbei­ spiel der Erfindung;
Fig. 12 eine Querschnittsansicht einer Struktur von Zugriffs- und Trei­ bertransistoren einer SRAM-Zelle nach einem fünften Ausführungsbei­ spiel der vorliegenden Erfindung; und
Fig. 13a bis 13e Querschnittsdarstellungen zur Erläuterung ver­ schiedener Stufen zur Herstellung von Zugriffs- und Treibertransistoren bei einer SRAM-Zelle nach dem fünften Ausführungsbeispiel der Erfin­ dung.
Nachfolgend werden die Ausführungsbeispiele der Erfindung näher erläu­ tert.
Die Fig. 6 zeigt eine perspektivische Darstellung eines Transistors nach der Erfindung in Übereinstimmung mit einem ersten Ausführungsbei­ spiel, und zwar entlang der Linie A-A' von Fig. 1. Auf einem Substrat 20 liegt eine Feldoxidschicht 21, die einen Feldbereich und einen aktiven Be­ reich definiert. Entlang einer Seite des Substrats 20 erstreckt sich dabei benachbart zum aktiven Bereich ein Rand- bzw. Kantenbereich der Feldo­ xidschicht 21, der in Form eines Grabens bzw. einer Auskehlung bzw. Hohlkehlung ausgebildet ist.
Entlang der anderen Seite des Substrats 20 liegen eine Gateoxidschicht 22 und darauf eine Gate-Elektrode 23, wobei diese Schichten 22, 23 auch die tiefer liegende bzw. eingedrückte Kante der Feldoxidschicht 21 abdecken. Ferner befinden sich an jeder Seite der Gate-Elektrode 23 in einem vorbe­ stimmten Bereich auf dem Substrat 20 ein erster und zweiter Verunreini­ gungsbereich 24a und 24b, die als Source/Drain dienen.
Die Fig. 7 zeigt einen Querschnitt durch die Struktur des Zugriffs- und des Treibertransistors der SRAM-Zelle nach einem zweiten Ausführungs­ beispiel der vorliegenden Erfindung, während die Fig. 8a bis 8e Quer­ schnittsdarstellungen zur Erläuterung der Herstellung dieser SRAM-Zelle sind.
Die Fig. 7 läßt zwei aktive Bereiche erkennen, die durch Feldoxidschich­ ten voneinander getrennt bzw. eingegrenzt sind. Oberhalb des einen akti­ ven Bereichs rechts in Fig. 7 befindet sich eine Gateoxidschicht 37 und daraufliegend eine Gate-Elektrode 38b eines Treibertransistors. Soweit der aktive Bereich links in Fig. 7 betroffen ist, ist die Feldoxidschicht 34 zu beiden Seiten dieses aktiven Bereichs grabenförmig bzw. hohlkeh­ lungsartig ausgebildet. Dabei kann der Graben tiefer liegen als die Ober­ fläche des aktiven Bereichs. Dieser Graben befindet sich also in der Feldo­ xidschicht 34. Der Graben bzw. die niedergedrückte Kante der Feldoxid­ schicht ist mit der Gateoxidschicht 37 und einer auf der Gateoxidschicht 37 liegende Gate-Elektrode 38a abgedeckt, wobei letztere zum Zugriffs­ transistor gehört.
Beim erfindungsgemäßen Verfahren zur Herstellung der SRAM-Zelle nach dem zweiten Ausführungsbeispiel werden der Reihe nach auf die gesamte Oberfläche eines Substrats 30 gemäß Fig. 8a zunächst eine erste Kisse­ noxidschicht 31 und daraufliegend eine Nitridschicht 32 aufgebracht. So­ dann wird auf der Nitridschicht 32 ein Fotoresist 33 auf deren gesamte Oberfläche aufgebracht, der anschließend durch ein fotolithografisches Ätzverfahren strukturiert wird, also durch Belichtung und Entwicklung.
Gemäß Fig. 8b erfolgt dann ein anisotropes Ätzen der freigelegten Nitrid­ schicht 32 unter Verwendung des strukturierten Fotoresists 33 als Ätzma­ ske, wonach der erste Fotoresist 33 entfernt wird. Anschließend wird die verbleibende Nitridschicht 32 als Maske bei der Bildung der Feldoxid­ schicht 34 auf dem Substrat 30 durch Wärmebehandlung verwendet, so daß auf diese Weise eine Trennung des aktiven Bereichs des Zugriffstran­ sistors vom aktiven Bereich des Treibertransistors erfolgt.
Dann werden gemäß Fig. 8c die verbleibende Nitridschicht 32 und die er­ ste Kissenoxidschicht 31 entfernt. Danach erfolgt die Bildung einer zwei­ ten Kissenoxidschicht 35 durch thermische Oxidation oder durch chemi­ sche Dampfabscheidung im Vakuum (CVD-Verfahren). Schließlich wer­ den Kanalstopionen in die aktiven Bereiche des Zugriffstransistors und des Treibertransistors implantiert. Danach wird ein zweiter Fotoresist auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht, der das Bezugszeichen 36 trägt. Er wird durch Belichtung und Entwicklung wie­ der bereichsweise entfernt, und zwar in demjenigen Bereich, wo später der Zugriffstransistor zu liegen kommt.
Gemäß Fig. 8d wird jetzt der verbleibende Fotoresist 36 als Maske bei der Durchführung eines anisotropen Ätzvorgangs der zweiten freigelegten Kissenoxidschicht 35 verwendet. Danach wird der Fotoresist 36 entfernt.
Wie in Fig. 8e zu erkennen, wird die auf dem Treibertransistor verblei­ bende zweite Kissenoxidschicht 35 weiter anisotrop geätzt, und zwar ohne Maske, wobei ebenfalls im Bereich des Zugriffstransistors die Gräben bzw. Ausnehmungen am Rand der Feldoxidschicht 34 benachbart zum aktiven Bereich des Zugriffstransistors entstehen. Danach wird auf der Oberflä­ che der so erhaltenen Struktur eine Oxidschicht gebildet, und zwar durch thermische Oxidation oder chemische Dampfabscheidung im Vakuum, um eine Gateoxidschicht 37 für den Zugriffstransistor und den Treiber­ transistor zu erhalten.
Schließlich wird Polysilizium niedergeschlagen und dotiert. Das dotierte Polysilizium wird mit einem dritten Fotoresist beschichtet, der danach se­ lektiv strukturiert wird, und zwar durch Belichtung und Entwicklung. Auf diese Weise wird eine Gate-Elektrode 38a für den Zugriffstransistor erhal­ ten, während eine Gate-Elektrode 38b für den Treibertransistor entsteht. Dies erfolgt unter Verwendung des strukturierten Fotoresists als Maske. In diesem Prozess wird das Polysilizium so geätzt, daß es noch den oberen Teil des Grabens bzw. der Hohlkante der Feldoxidschicht 34 abdeckt, der benachbart zum aktiven Bereich an der jeweiligen Seite der Feldoxid­ schicht 34 verläuft. Mit anderen Worten erstreckt sich die Polysilizium­ schicht 38a des Zugriffstransistors über den Graben hinweg und bis zu ei­ nem Teil noch auf die Feldoxidschicht 34 hinauf. Dabei wird der Graben in­ nerhalb der Feldoxidschicht 34 am Rand des aktiven Bereichs durch die Polysiliziumschicht 38a vollständig ausgefüllt. Danach werden ein Sour­ cebereich und ein Drainbereich (nicht dargestellt) durch Implantation von Verunreinigungsionen in das Substrat hinein an jeder Seite der Gate- Elektrode 38a des Zugriffstransistors sowie an jeder Seite der Gate-Elek­ trode 38b des Treibertransistors gebildet.
Statt das Polysilizium im nachhinein zu dotieren, kann es auch schon do­ tiert aufgebracht werden.
Die Fig. 1 zeigt ein Layout eines herkömmlichen Einheitstransistors, während die Fig. 3 ein Schaltungsdiagramm einer allgemeinen SRAM- Zelle ist. Dagegen zeigen die Fig. 9a bis 9c die Strom-Spannungs-Ab­ hängigkeiten für den Zugriffstransistor einer SRAM-Zelle nach dem zwei­ ten Ausführungsbeispiel der Erfindung, und zwar im Vergleich zum Stand der Technik.
Werden beim Betrieb der Schaltung des allgemeinen SRAM nach Fig. 3 ei­ ne hohe Spannung HIGH in den vierten Kontaktbereich C4 und eine niedri­ ge Spannung LOW in den fünften Kontaktbereich geschrieben, so wird die Spannung Vcc an einen ersten Kontaktbereich C1 angelegt, der in Kontakt mit einer Wortleitung steht, sowie an eine Bitleitung B/L. Demzufolge be­ findet sich die invertierte Bitleitung B/L in einem Zustand "0".
In diesem Fall wird die hohe Spannung des vierten Kontaktbereichs C4 durch die Schwellenspannung des ersten Zugriffstransistors sowie durch einen Körpereffekt γ bestimmt, der sich durch folgende Gleichung angeben läßt:
VH = Vcc - Vta . (VB) = Vcc - [Vta + γ(2Φf - VB)1/2]
Hierin sind Vta die Schwellenspannung, wenn die Durchbruchsspannung VB des Zugriffstransistors "0" ist, VB die Rückwärtsvorspannung zwi­ schen dem Sourcebereich des Zugriffstransistors und dem Substrat, und 2Φf das Potential des Sourcebereichs. Vorzugsweise sind Vta und γ klein, um auf diese Weise eine höhere Spannung im vierten Kontaktbereich C4 zu erhalten.
Im Gegensatz dazu liefert der fünfte Kontaktbereich C5 die Spannung Vcc zum zweiten Kontaktbereich C2, der mit der Wortleitung verbunden ist, um den zweiten Zugriffstransistor TA2 einzuschalten, und liefert die Spannung "0" zur invertierten Bitleitung B/L.
Es ist augenscheinlich, daß die Schwellenspannung des zweiten Zugriffs­ transistors TA2 größer sein sollte, um eine niedrigere Spannung in diesem LOW Knoten zu erhalten.
Sind im LOW Knoten Kanalionen mit derselben Konzentration wie beim Stand der Technik implantiert, so bildet sich ein Feldbereich der Gate- Elektrode an einer Hohlkante des aktiven Bereichs aus. Die Schwellen­ spannung Vte, die den Hauptkanal einschaltet, also den Kanal im Zentrum des aktiven Bereichs, ist kleiner als die Schwellenspannung Vt1, welche den Kanal an der Hohlkante des aktiven Bereich einschaltet. Der Transis­ tor weist somit eine Buckel- bzw. Höckercharakteristik auf, die dazu führt, daß zuerst der Kantenkanal eingeschaltet wird. Der am Hohlkantenbe­ reich sich ausbildende Kantenkanal vergrößert jedoch den Lackstrom, wo­ durch ein Ruhestrom (Stand-by-Strom) in einer Hauptschaltung entsteht.
Um dieses Problem zu überwinden, wird bei der vorliegenden Erfindung die Konzentration der implantierten Ionen vergrößert, um somit die Span­ nung auf den Einschaltpunkt des Kanals anzuheben, also die Schwellen­ spannung Vte des Kantenkanals. Die Schwellenspannung des Kantenkan­ als wird nach der Erfindung somit gleich der Schwellenspannung Vt1 des Hauptkanals des konventionellen Zugriffstransistors. Die Schwellen­ spannung des neuen Hauptkanals wird somit vergrößert von Vt1 auf Vt2, was der Forderung nachkommt, die Spannung eines LOW Knotens durch Vergrößerung der Schwellenspannung des zweiten Zugriffstransistors TA2 zu verringern, der mit dem LOW Knoten verbunden ist.
Entsprechend der Erfindung wird gemäß der Fig. 9c eine Strom-Span­ nungs-Charakteristik erhalten, die zu einer Erhöhung der Spannung des Knotens führt, und zwar durch Verringerung der Zunahme der Schwellen­ spannung des Kantenkanals auf einen Wert kleiner als diejenige der Schwellenspannung am Kantenkanal nach dem Stand der Technik, und durch Absenkung der Schwellenspannung des Zugriffstransistors, wenn sich die Durchbruchsspannung VB von 0 Volt auf -3 Volt ändert.
Der oben beschriebene Betrieb wird durch die Gate-Elektrode gesteuert, die schichtförmig auf der Hohlkante des aktiven Bereichs liegt, welcher mit der Gate-Elektrode des Zugriffstransistors bedeckt ist. Somit ist es möglich, die Zunahme der Schwellenspannung des Kantenkanals zu redu­ zieren, die durch die Durchbruchspannung VB von Sourcebereich und Substrat hervorgerufen wird. Dieser Betrieb hebt die HIGH Knotenspan­ nung an, und zwar durch Reduzierung des Körpereffekts, und verringert die LOW Knotenspannung.
Die Fig. 10a und 10b zeigen Querschnittsdarstellungen von Struktu­ ren des Zugriffstransistors und des Treibertransistors einer SRAM-Zelle nach einem dritten und vierten Ausführungsbeispiel der vorliegenden Er­ findung. Ferner zeigen die Fig. 11a bis 11e Querschnittsdarstellungen zur Erläuterung eines Verfahrens zur Herstellung dieser Transistoren der SRAM-Zelle nach dem dritten Ausführungsbeispiel.
Entsprechend der Fig. 10a wird eine Feldoxidschicht 34 auf einem Feld­ bereich eines Substrats 30 gebildet, durch die ein Feldbereich und ein ak­ tiver Bereich definiert werden. Auf dem aktiven Bereich an einer Seite der Feldoxidschicht 34 wird ein Graben bzw. eine Ausnehmung entlang des Zentrums des Substrats 30 bzw. des aktiven Bereich gebildet. Nach Auf­ bringen einer Gateoxidschicht 37 und einer Gate-Elektrode 38a des Zu­ griffstransistors schichtförmig übereinanderliegend auf dem Hohlkanal bzw. Graben werden eine Gateoxidschicht 37 und eine Gate-Elektrode 38b schichtförmig übereinanderliegend für den Treibertransistor gebildet, und zwar auf dem aktiven Bereich an der anderen Seite der Feldoxid­ schicht 34.
Wie die Fig. 10b erkennen läßt, gleicht das vierte Ausführungsbeispiel im wesentlichen dem dritten Ausführungsbeispiel mit der Ausnahme, daß der aktive Bereich an einer Seite der Feldoxidschicht 34 so geätzt ist, daß er Erhebungen und Vertiefungen (also einen Mäander) aufweist, auf denen anschließend eine Gateoxidschicht 37 und eine Gate-Elektrode 38 für den Zugriffstransistor zu liegen kommen.
Zur Herstellung des Zugriffstransistors und des Treibertransistors einer SRAM-Zelle nach dem dritten Ausführungsbeispiel werden gemäß Fig. 11a auf einem Substrat 30 aufeinanderliegend zunächst eine erste Kisse­ noxidschicht 31 und darauf eine Nitridschicht 32 abgeschieden. Sodann wird auf die gesamte Oberfläche der Nitridschicht 32 ein erster Fotoresist 33 aufgebracht, der anschließend selektiv strukturiert wird, und zwar auf fotolithografischem Wege.
Entsprechend der Fig. 11b wird der strukturierte Fotoresist 33 als Maske beim anisotropen Ätzen der freigelegten Nitridschicht 32 verwendet und anschließend entfernt. Die verbleibende Nitridschicht 32 wird als Maske bei der nachfolgenden Bildung der Feldoxidschicht 34 auf dem Substrat 30 durch Wärmebehandlung verwendet, um somit den aktiven Bereich des Zugriffstransistors vom aktiven Bereich des Treibertransistors zu tren­ nen.
Entsprechend der Fig. 11c wird nach Entfernen der Nitridschicht 32 und der ersten Kissenoxidschicht 31 eine zweite Kissenoxidschicht 35 auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht, und zwar durch thermische Oxidation oder durch chemische Dampfabscheidung im Vakuum. Danach werden Kanalstopionen in die aktiven Bereiche von Zu­ griffstransistor und Treibertransistor implantiert. Sodann wird ein zwei­ ter Fotoresist auf die gesamte Oberfläche der so erhaltenen Struktur auf­ gebracht und selektiv durch Belichtung und Entwicklung strukturiert, um auf diese Weise die zweite Kissenoxidschicht 35 im aktiven Bereich des Zugriffstransistors freizulegen.
Entsprechend der Fig. 11d wird die freigelegte zweite Kissenoxidschicht 35 durch anisotropes Ätzen entfernt, wobei die strukturierte Fotoresist­ schicht 36 als Maske verwendet wird. Danach wird im freigelegten Sub­ strat 30 eine Ausnehmung bzw. ein Graben entlang des Zentrums des Ka­ nals des Zugriffstransistors gebildet, und zwar durch anisotropes Ätzen, wonach der zweite Fotoresist 36 entfernt wird.
In einem nachfolgenden Verfahrensschritt wird ein dritter Fotoresist 39 auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht und durch Belichtung und Entwicklung selektiv entfernt, um nur die zweite Kissenoxidschicht 35 im aktiven Bereich des Treibertransistors freizule­ gen. Dabei wird der verbleibende Fotoresist 39 als Ätzmaske verwendet, wenn die freigelegte zweite Kissenoxidschicht 35 durch anisotropes Ätzen entfernt wird. Danach wird der Fotoresist 39 entfernt.
Entsprechend der Fig. 11e wird eine Gateoxidschicht 37 durch thermi­ sche Oxidation oder durch chemische Dampfabscheidung im Vakuum (CVD-Verfahren) gebildet, und zwar in den jeweiligen aktiven Bereichen, wonach Polysilizium niedergeschlagen und dotiert wird, und zwar auf die gesamte Oberfläche der so erhaltenen Struktur, also auch auf die Gateo­ xidschicht 37.
Im Anschluß daran wird ein vierter Fotoresist auf die dotierte Polysilizium­ schicht aufgebracht und selektiv entfernt, und zwar durch Belichtung und Entwicklung. Der verbleibende Fotoresist wird als Maske bei der anisotro­ pen Ätzung der Polysiliziumschicht verwendet, um eine Gate-Elektrode 38a für den Zugriffstransistor und eine Gate-Elektrode 38b für den Treiber­ transistor zu bilden. Wie bereits erwähnt, kommt im Bereich des Zugriffs­ transistor die dotierte Polysiliziumschicht auch im Graben bzw. in der Aus­ nehmung des zugeordneten aktiven Bereichs zu liegen. Möglich ist auch die weitere Ätzung der darauf liegenden Polysiliziumschicht, um diese dem Grabenverlauf anzupassen. Die Polysiliziumschicht hat dann im Zentralbe­ reich des aktiven Bereichs eine V-förmige Struktur. Vorzugsweise kommt die genannte Ausnehmung im Zentrum des Zugriffstransistor zu liegen. Sodann werden ein nicht dargestellter Sourcebereich und Drainbereich durch Implantation von Verunreinigungsionen in das Substrat an jeder Seite der Gate-Elektrode 38a des Zugriffstransistors sowie der Gate-Elek­ trode 38b des Treibertransistor gebildet.
Das vierte Ausführungsbeispiel der vorliegenden Erfindung korrespon­ diert mit dem dritten Ausführungsbeispiel, wie die Fig. 11 erkennen läßt, mit der Ausnahme, daß beim dritten Ausführungsbeispiel das Substrat des Kanals im aktiven Bereich des Zugriffstransistors in Form von Vor­ sprüngung und Ausnehmungen geätzt ist, wobei das Polysilizium bis her­ auf zur oberen Seite des unebenen Substrats ausgebildet ist, um einen Kantenkanal an jedem Randbereich der beiden Enden des Substrats zu bilden. Beim vierten Ausführungsbeispiel nach Fig. 11 ist dem gegenü­ ber nur ein Kanal bzw. eine Ausnehmung im Zentralbereich des aktiven Bereichs des Zugriffstransistors vorhanden.
Die Fig. 12 zeigt eine Querschnittsdarstellung zur Erläuterung der Struktur von Zugriffstransistor und Treibertransistor bei einer SRAM -Zel­ le nach einem fünften bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, während die Fig. 13a bis 13e Querschnittsdarstellungen zur Erläuterung der Herstellung dieses Ausführungsbeispiels sind.
Entsprechend der Fig. 12 befindet sich auf einem Substrat 30 eine Feldoxidschicht 34, und zwar in einem Feldbereich des Substrats 30, durch die das Substrat 30 in einen aktiven Bereich und in einen Feldbe­ reich unterteilt wird. Die jeweiligen Kantenbereiche der Feldoxidschichten benachbart zum aktiven Bereich auf jeder Seite der Feldoxidschicht 34 sind als Ausnehmungen bzw. Auskehlungen oder Gräben ausgebildet.
Eine Gateoxidschicht 37 und eine Gate-Elektrode 38a des Zugriffstransis­ tors liegen schichtförmig aufeinander auf dem aktiven Bereich des Zu­ griffstransistors und füllen die Auskehlungen auf dem Substrat 30 bzw. in den Feldoxidschichten 34 aus. Ebenso liegen eine Gateoxidschicht 37 und eine Gate-Elektrode 38b des Treibertransistors schichtförmig aufeinan­ der sowie auf dem aktiven Bereich des Treibertransistors, wobei auch hier die Auskehlungen an den Randbereichen des aktiven Bereichs bzw. der Feldoxidschichten 34 durch die Schichten 37, 38b ausgefüllt sind.
Entsprechend der Fig. 13a werden bei der Herstellung eines Zugriffs­ transistors und eines Treibertransistors einer SRAM-Zelle nach dem fünf­ ten Ausführungsbeispiel der Erfindung auf die gesamte Oberfläche des Substrats 30 zunächst eine erste Kissenoxidschicht 31 und daraufliegend eine Nitridschicht 32 aufgebracht. Anschließend wird ein erster Fotoresist 33 auf die gesamte Nitridschicht 32 aufgebracht, wonach der erste Fotore­ sist 33 selektiv strukturiert wird, und zwar auf fotolithografischem Wege durch Belichtung und Entwicklung.
Gemäß Fig. 13b wird die freigelegte Nitridschicht 32 anisotrop geätzt, und zwar unter Verwendung des strukturierten Fotoresists 33 als Maske. Anschließend wird der Fotoresist 33 entfernt. Die verbleibende Nitrid­ schicht 32 dient als Maske zur Bildung der Feldoxidschicht 34 auf dem Substrat 30 durch Wärmebehandlung, um auf diese Weise den aktiven Be­ reich des Zugriffstransistors vom aktiven Bereich des Treibertransistors zu trennen.
Entsprechend der Fig. 3c wird nach Entfernen der Nitridschicht 32 und der ersten Kissenoxidschicht 31 eine zweite Kissenoxidschicht 35 durch thermische Oxidation oder durch chemische Dampfabscheidung im Vaku­ um auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht. Sodann werden Kanalstopionen in die aktiven Bereiche von Zugriffstran­ sistor und Treibertransistor implantiert.
Es erfolgt dann gemäß Fig. 13b ein Ätzen ohne Maske, wodurch die zweite Kissenoxidschicht 35 entfernt wird. Durch Fortsetzen dieses Ätzvorgangs werden schließlich die Kantenbereiche der Feldoxidschichten 34 benach­ bart zu den jeweiligen aktiven Bereichen so geätzt, daß in den Kanten der Feldoxidschichten 34 Gräben bzw. Auskehlungen entstehen. Dies ge­ schieht im Bereich des Zugriffstransistors und im Bereich des Treiber­ transistors.
Entsprechend der Fig. 13e wird sodann eine Oxidschicht, die die Gate­ oxidschicht 37 bildet, durch thermische Oxidation oder durch chemische Dampfabscheidung im Vakuum niedergeschlagen. Auf diese Oxidschicht wird danach Polysilizium aufgebracht und dotiert. Hierbei kann es sich auch um schon bereits dotiertes Polysilizium handeln. Das dotierte Polysi­ lizium wird mit einem Fotoresist beschichtet, der anschließend selektiv strukturiert wird, und zwar durch Belichtung und Entwicklung. Sodann werden die Gate-Elektrode 38a des Zugriffstransistors und die Gate-Elek­ trode 38b des Treibertransistors gebildet, und zwar durch Ätzen unter Verwendung des Fotoresists als Maske. Dabei erfolgt sequentiell die Ät­ zung des Polysiliziums und der Oxidschicht. Auf diese Weise erstreckt sich Polysilizium bis herauf zu den oberen Seiten der genannten Ausnehmun­ gen an den Randbereichen des Zugriffstransistors und des Treibertransis­ tors. Das Polysilizium füllt also die genannten Ausnehmungen aus. Es kommt außerdem zum Teil noch auf den Seitenrändern der Feldoxid­ schicht 34 zu liegen. Schließlich werden ein Sourcebereich und ein Drain­ bereich (nicht gezeigt) durch Implantation von Verunreinigungsionen an jeder Seite der Gate-Elektrode 38a des Zugriffstransistors und der Gate- Elektrode 38b des Treibertransistors gebildet.
Es sei noch darauf hingewiesen, daß die Struktur des Treibertransistors beim fünften Ausführungsbeispiel gemäß Fig. 13e auch bei den anderen Ausführungsbeispielen zum Einsatz kommen kann, insbesondere beim zweiten Ausführungsbeispiel nach Fig. 10a, beim dritten Ausführungs­ beispiel nach Fig. 10b und beim vierten Ausführungsbeispiel nach Fig. 12.

Claims (17)

1. Transistorstruktur mit:
  • - einem Halbleitersubstrat (20);
  • - einem aktiven Bereich und einer Feldisolationsschicht (21) auf dem Halbleitersubstrat (20);
  • - einer Gate-Elektrode (23) auf dem aktiven Bereich sowie auf einem vertieften Bereich; und
  • - einem Verunreinigungsbereich (24a, 24b) auf dem aktiven Bereich an jeder Seite der Gate-Elektrode (23).
2. Transistorstruktur nach Anspruch 1, dadurch gekennzeichnet, daß der vertiefte Bereich auf dem Halbleitersubstrat gebildet ist, und zwar an der Grenze von aktivem Bereich und Feldisolationsschicht 21.
3. Transistorstruktur nach Anspruch 1, dadurch gekennzeichnet, daß der vertiefte Bereich V-förmig oder in Form von Vorsprüngen und Ver­ tiefungen ausgebildet ist, und zwar in einem Kanalbereich zwischen dem aktiven Bereich und der Feldisolationsschicht (21).
4. Transistorstruktur nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Elektrode aus Polysilizium besteht.
5. Transistorstruktur mit:
  • - ein Halbleitersubstrat;
  • - ersten und einen zweiten aktiven Bereichen sowie einem Feldisola­ tionsbereich auf dem Halbleitersubstrat;
  • - wenigstens einem vertieften Bereich auf dem Halbleitersubstrat des ersten aktiven Bereichs;
  • - einer Gate-Elektrode auf dem ersten und zweiten aktiven Bereich so­ wie auf dem vertieften Bereich; und
  • - einem Verunreinigungsbereich auf den ersten und zweiten aktiven Bereichen an jeder Seite der Gate-Elektrode.
6. Transistorstruktur nach Anspruch 5, dadurch gekennzeichnet, daß der vertiefte Bereich in einem Gebiet liegt, in dem sich auch die Gate- Elektrode des ersten aktiven Bereichs befindet.
7. Transistorstruktur nach Anspruch 5, dadurch gekennzeichnet, daß der vertiefte Bereich an der Grenzfläche von ersten aktivem Bereich und Feldisolationsbereich liegt.
8. Transistorstruktur nach Anspruch 5, dadurch gekennzeichnet, daß der vertiefte Bereich eine V-förmige Struktur aufweist oder in Form von Vorsprüngen und Vertiefungen ausgebildet ist, und zwar in einem Ka­ nalbereich, der sich unterhalb der Gate-Elektrode zwischen dem ersten aktiven Bereich und der Feldisolationsschicht befindet.
9. Verfahren zur Herstellung eines Transistors mit folgenden Schritten:
  • - Bildung eines aktiven Bereichs und einer Feldisolationsschicht auf einem Halbleitersubstrat;
  • - Bildung eines vertieften Bereichs auf dem aktiven Bereich;
  • - Bildung einer Gateisolationsschicht auf dem aktiven Bereich und dem vertieften Bereich, sowie einer Gate-Elektrode auf der Gateisolations­ schicht; und
  • - Bildung eines Verunreinigungsbereichs auf dem aktiven Bereich an jeder Seite der Gate-Elektrode.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der ver­ tiefte Bereich durch anisotropes Ätzen an der Grenze von aktivem Bereich und Feldisolationsschicht gebildet wird.
11. Verfahren nach Anspruch 9, gekennzeichnet durch einen Schritt zur Bildung des vertieften Bereichs in Form einer V-förmigen Struktur oder in Form von Vorsprüngen oder Vertiefungen durch anisotropes Ätzen eines Bereichs, der mit der Gate-Elektrode des aktiven Bereichs und der Feldisolationsschicht korrespondiert.
12. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Ga­ te-Elektrode aus Polysilizium hergestellt wird.
13. Verfahren zur Herstellung eines Transistors mit folgenden Schritten:
  • - Bildung eines ersten und zweiten aktiven Bereichs sowie einer Feldi­ solationsschicht auf einem Halbleitersubstrat;
  • - Bildung eines vertieften Bereichs auf dem Halbleitersubstrat im er­ sten aktiven Bereich;
  • - Bildung einer Gateisolationsschicht auf dem ersten und zweiten ak­ tiven Bereich sowie auf dem vertieften Bereich, und einer Gate-Elektrode auf der Gateisolationsschicht; und
  • - Bildung eines Verunreinigungsbereichs auf dem ersten und zweiten aktiven Bereich an jeder Seite der Gate-Elektrode.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der vertiefte Bereich durch anisotropes Ätzen an der Grenze von erstem akti­ ven Bereich und Feldisolationsschicht gebildet wird.
15. Verfahren nach Anspruch 14, gekennzeichnet durch einen Schritt zur Bildung des vertieften Bereichs in Form einer V-förmigen Struktur oder in Form von Vorsprüngen oder Vertiefungen durch anisotropes Ätzen eines Bereichs, der mit der Gate-Elektrode des ersten aktiven Bereichs und der Feldisolationsschicht korrespondiert.
16. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß die Ga­ te-Elektrode und der Verunreinigungsbereich des ersten aktiven Bereichs als Zugriffstransistor einer SRAM-Zelle verwendet werden, während die Gate-Elektrode und der Verunreinigungsbereich des zweiten aktiven Be­ reichs als Treibertransistor der SRAM-Zelle verwendet werden.
17. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß die Ga­ te-Elektrode aus Polysilizium hergestellt wird.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068564A (ja) 1999-08-30 2001-03-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001203347A (ja) 2000-01-18 2001-07-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4592193B2 (ja) * 2001-02-06 2010-12-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6528422B1 (en) 2001-03-16 2003-03-04 Taiwan Semiconductor Manufacturing Company Method to modify 0.25μm 1T-RAM by extra resist protect oxide (RPO) blocking
US20060240660A1 (en) * 2005-04-20 2006-10-26 Jin-Sheng Yang Semiconductor stucture and method of manufacturing the same
US7968950B2 (en) * 2007-06-27 2011-06-28 Texas Instruments Incorporated Semiconductor device having improved gate electrode placement and decreased area design
JP2010245293A (ja) * 2009-04-06 2010-10-28 Renesas Electronics Corp 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770629B2 (ja) * 1990-03-20 1995-07-31 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR970007589B1 (ko) * 1991-09-13 1997-05-10 니뽄 덴끼 가부시끼가이샤 정적 메모리 장치
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
JPH08316223A (ja) * 1995-05-16 1996-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法

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