KR0136533B1 - 불휘발성 반도체 메모리 소자 및 그의 제조방법 - Google Patents

불휘발성 반도체 메모리 소자 및 그의 제조방법

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KR0136533B1 KR1019940012995A KR19940012995A KR0136533B1 KR 0136533 B1 KR0136533 B1 KR 0136533B1 KR 1019940012995 A KR1019940012995 A KR 1019940012995A KR 19940012995 A KR19940012995 A KR 19940012995A KR 0136533 B1 KR0136533 B1 KR 0136533B1
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Abstract

본 발명은 엘리베이티드 소오스/드레인 구조를 갖고, 콘트롤 게이트를 감싸는 웰형태의 플로팅 게이트를 갖으며, 소자의 전표면이 동일 평면을 이루는 불휘발성 반도체 메모리 소자 및 그의 제조방법에 관한 것이다 .
불휘발성 반도체 메모리 소자는 채널영역을 갖는 제1도전형의 기판과, 채널영역에 의해 분리되어 기판과 단차를 이루고 형성된 제2도전형의 엘리베이티드 소오스/드레일영역과, 채널영역에 해당하는 기판의 노출된 표면과 소오스/드레인 영역의 노출된 표면상에 형성된 플로팅 게이트 절연막과, 채널영역의 플로팅 게이트 절연막상에 형성되고, 일정한 깊이와 두께를 갖는 우물형태의 플로팅 게이트와, 플로팅 게이트의 웰내에 완전히 매몰 형성되어 플로팅 게이트에 의해 감싸지는 일정 두께의 콘트롤 게이트와, 플로팅 게이트와 콘트롤 게이트를 절연시켜 주기 위하여 이들 사이에 형성된 층간절연막을 포함하는 것을 특징으로 한다.

Description

불휘발성 반도체 메모리 소자 및 그의 제조방법
제1도는 종래의 불휘발성 반도체 메모리 소자의 단면도.
제2도는 본 발명의 실시예에 따른 불휘발성 반도체 메모리소자의 단면도.
제3도는 (a)-(g)는 제3도의 불휘발성 반도체 메모리 소자의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 실리콘기판 32 : 도우핑된 폴리실리콘말
30 : 채널영역 33,34 : 소오스/드레인영역
35 : 플로팅게이트 38 : 층간절연막
39 : 콘트롤 게이트
본 발명은 불휘발성 반도체 메모리 소자에 관한 것으로서, 특히 기판과 단차를 두고 형성된 엘리베이티드(elevated) 소오스/드레인영역을 갖는 EEPROM
(Electrically Erasable and Programmable Read Only Memory)및 그의 제조방법에 관한 것이다.
제1도는 종래의 EEPROM셀의 단면구조이다.
제1도를 참조하면, p형 실리콘기판(11)내에 n+형 소오스/드레인영역(12)(13)이 형성되어 기판(11)에 채널영역(19)이 한정된다.
소오스/드레인영역(12)(13)사이의 기판(11)상에는 플로팅 게이트 절연막(14)으로 산화막이 형성되어 있는데, 이 산화막은 드레인영역(13) 상부에 형성된 산화막이 다른 부분에 형성된 산화막(15)보다 두께가 상대적으로 얇게 형성되어 드레인-게이트간의 강한 전계에 의해 기입동작시 전하가 드레인영역(13)으로 부터 터널링 된다.
이 박막의 산화막(15)을 터널링 산화막이라 한다.
플로팅 게이티 절연막(14)상에는 기입동작시 터널링 상화막(15)을 통해 드레인 영역(13)으로 부터 터널링된 전하를 저장하기 위한 플로팅 게이트(16)가 형성되고, 플로팅 게이트(16)상에는 층간절연막(17)으로서 유전체막이 형성되며, 그위에는 콘트롤 게이트(18)가 형성된다.
상기 플로팅 게이트(16)와 콘트롤 게이트(17)는 폴리실리콘막으로 되어 있다.
상기한 구조를 갖는 EEPROM 소자의 기입(write)동작 및 소거(erase)동작을 설명한다.
먼저, 기입 즉 프로그래밍동작시에는 콘트롤 게이트(18)의 전압인가단자(VG)에 상대적으로 큰전압을 인가하고, 드레인영역(13)의 전압 인가단자(VD)는 접지전위를 유지하면, 채널영역(19)에서 핫전자가 발생되고, 발생된 핫전자는 드레인영역(13)으로 유입되며, 콘트롤 게이트(18)와 드레인영역(13)간의 고전계에 의해 전자는 드레인 영역(13)으로 부터 터널링 산화막(15)을 통해 플로팅게이트(16)로 터널링되어 플로팅 게이트(16)에 저장된다.
이처럼 전자가 박막의 터널링 산화막(15)을 통해 드레인영역(13)에서 플로팅 게이트(16)로 터널링 현상을 Fowler-Nordheim tunneling이라 한다.
플로팅 게이트는 터널링된 전자에 의해(-)로 대전되어 정상작동전압을 콘트를 게이트(18)에 인가하여도 채널영역을 인버젼(inversion)시킬 수 없게 된다.
소거 동작시에는 콘트롤 게이트(18)를 접지전위로 유지하고, 드레인영역(13)에 전압인가단자(VD)를 통해 상대적으로 큰 전압을 인가하여 주면, 플로팅 게이트(16)에 저장되어 있던 전하는 방출된다.
보통 기입시 사용되는 전압은 12V 내외이고, 동작전압은 5V로서 서로 다른 전압을 사용한다.
이와같이, 기입 및 소거동작중에는 소오스영역(12)은 플로팅되어 있으며, 전자는 터널링 산화막(15)을 통해 플로팅 게이트(16)로 , 또는 플로팅 게이트(16)로 부터 터널링 된다.
종래의 EEPROM 셀은 셀사이즈가 상당히 크기 때문에 집적도 향상에 한계가 있으며, 정보를 프로그래밍하는 시간이 일반적인 DRAM셀에 비하여 수십배 내지 수백배로서 상당히 늦은 문제점이 있다.
또한 플로팅게이트용 폴리실리콘막을 증착한후 그위에 콘트를 게이트용폴리실리콘막을 증착시켜 줌으로써 기판과의 단차가 증가하여 평탄화 공정이 요구되며, 금속배선의 신뢰성에 영향을 미친다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 엘리베이티드 소오스/드레인 구조를 형성하여 집적도를 향상시킬 수 있는 불휘발성 반도체 메모리 소자를 제공하는데 그 목적이 있다 .
본 발명의 다른 목적은 플로팅 게이트와 드레인 영역의 오버랩 면적을 넓혀줌으로써 소거시간을 개선할 수 있는 불휘발성 반도체 메모리 소자를 제공하는데 있다.
본 발명의 또 다른 목적은 엘리베이티드 소오스/드레인 영역을 형성하여 소자의 표면단차가 발생하지 않으므로 별도의 평탄화 공정이 요구되지 않으며, 또한 단차로 인힌 배선 불량 문제를 해결해 줄 수 있는 불휘발성 반도체 메모리 소자의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 불순물이 도우핑된 폴리실리콘막을 소오스/ 드레인으로 사용함으로써 별도의 소오스/드레인 영역을 형성하기 위한 이온주입공정이 배재되어 공정의 간단화를 꾀할 수 있는 불휘발성 반도체 메모리 소자의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은 채널영역을 갖는 제1도전형의 기판과, 채널 영역에 의해 분리되어, 기판과 단차를 이루고 형성된 제2도전형의 엘리베이티드 소오스/드레인영역과, 채널영역에 해당하는 노출된 기판과 노출된 소오스/드레인영역의 표면상에 형성된 플로팅 게이트 절연막과, 채널영역의 플로팅 게이트 절연막상에 형성되고, 소오스/드레인영역과 기판간의 단차만큼의 깊이와 일정한 두께를 갖는 우물(well)형태의 플로팅 게이트와, 플로팅 게이트의 내측 표면에 형성된 층간 절연막과, 상기 플로팅 게이트의 우물내에 매몰되도록 층간절연막상에 형성된 콘트롤 게이트를 포함하는 불휘발성 반도체 메모리 소자를 제공한다.
또한 본 발명은 제1도전형의 실리콘 기판상에 불순물이 도우핑된 폴리실리콘막을 증착하는 공정과, 불순물이 도우핑된 폴리실리콘막을 패터닝하여 채널영역을 한정하고 채널영역에 의해 분리된 소오스/드레인영역을 형성하는 공정과, 채널영역의 노출된 기판과 노출된 소오스/드레인영역의 표면상에 플로팅 게이트 절연막을 형성하는 공정과, 플로팅 게이트 절연막상에 폴리실리콘막을 증착하고 식각하여 채널영역에 웰형태의 플로팅 게이트를 형성하는 공정과, 기판 전면상에 층간절연막을 형성하는 공정과, 기판 표면상에 폴리실리콘막을 증착하고 식각하여 웰내부에만 콘트롤 게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제2도는 본 발명의 실시예에 따른 불휘발성 반도체 메모리 소자의 단면 구조도이다. 제2도를 참조하면, 본 발명의 불휘발성 반도체 메모리 소자인 EEPROM은 체널영역(30)이 한정된 p형 실리콘 기판(31)과 , 채널영역(30)에 의해 서로 분리되어서 기판(31)과 단차를 두고 형성된 엘리베이티드 소오스/드레인영역(33)(34)과 소오스/드레인영역(33)(34)의 노출된 표면과 체널영역에 해당하는 기판의 노출된 표면상에 형성된 플로팅 게이트 절연막(35)과, 채널영역상부의 플로팅 게이트 절연막(35)상에만 형성된 우물(well)형태의 플로팅 게이트(37)와, 기판의 전표면상에 형성된 층간절연막(38)과, 웰을 완전히 채워주도록 층간절연막(38)의 내측표면에만 형성된 콘트롤 게이트(39)로 이루어졌다.
소오스/드레인영역(33)(34)은 n+형 불순물이 도우핑된 폴리실리콘막이면, 그의 두께는 전체적인 소자의 특성에 따라 결정된다.
본 발명에서는 폴리실리콘막은 두께가 2000~3500Å이고, n형 불순물의 농도는 1×1020ions/cm2이다.
플로팅 게이트 절연막(35)은 100~200Å 두께의 터널링 상화막으로서, 열산화공정에 의해 형성된 산화막이다.
플로팅 게이트 절연막(35)의 두께는 기입동작시의 콘트롤 게이트(39)에 인가되는 바이어스와 소거 동작시 드레인영역(34)에 인가되는 바이어스를 고려하여 결정된다.
플로팅 게이트(37)는 폴리실리콘막으로 되어 있으며, 두께는 1000Å~1500Å으로 균일하게 형성된다.
그리고 플로팅 게이트(37)의 깊이는 기판(31)과 소오스/드레인영역(33)(34)간의 단차보다 작다.
엘리베이티드 소오스/드레인영역(33)(34)과 우물형상의 플로팅 게이트(37)의 형성으로 플로팅 게이트(37)와 드레인영역(34)간의 오버랩 면적이 증가되고, 이는 소거 시간을 단축시켜주는 요인이 된다.
층간절연막(38)은 유전체막으로서, 400~600Å의 두께를 갖는다.
산화막으로된 층간절연막(38)은 증착법에 의해 증착하거나 열산화공정에 의해 열산화시켜 형성할 수도 있다.
콘트롤 게이트(39)는 폴리실리콘 스터드(stud)형태로서, 플로팅 게이트(37)의 우물내에 매몰되어져 있다.
그러므로 콘트롤 게이트(39)를 플로팅 게이트(37)가 완전히 감싸주는 형태를 이루므로 이 또한 소거시간을 단축시켜 주는 요인이 된다.
EEPROM은 폴리실리콘막으로 된 엘리베이티드 소오스/드레인영역(33)(34)의 형성으로 채널 길이의 감소가 방지되고, 소자의 전표면이 동일 평면을 이루므로 별도의 평탄화를 위한 막이 요구되지 않는다.
제3도는 (a)-(g)는 본 발명의 EEPROM의 제조공정도이다.
먼저, p형 기판(31)상에 n+형 도우핑된 폴리실리콘막(32)을 2000~3500Å의 두께로 증착하고 (제3도 (a)), 삭각하여 소오스/드레인영역(33)(34)을 형성한다.
이때, n+형 도우핑된 폴리실리콘막(32)은 전체적인 소자의 특성에 따라 증착되는 두께가 결정되고, 도우핑된 불순물의 농도는 1×1020ions/cm2이다.(제3도(b)).
n+형 도우핑된 폴리실리콘막(32)이 제거되어 노출된 실리콘 기판은 채널영역(30)에 해당한다.
즉, 본 발명에서는 소오스/드레인영역(33)(34)의 형성에 의해 채널영역이 한정된다.
소오스/드레인영역(33)(34)을 형성한 후, 필요에 따라서 한계전압조절용 이온 주입 공정 또는 디플리션(depletion)이온주입공정을 수행한다.
이어서, 열산화(thermal oxidation)공정에 의해 폴리실리콘막으로된 소오스/드레인영역(33)(34)의 노출된 표면 및 채널영역(30)에 해당하는 노출된 실리콘 기판을 산화시켜 100~120Å 두께의 터널링 산화막(35)을 형성한다(제3도 (c)).
터널링 산화막(35)은 플로팅 게이트 절연막으로서, 기입시 콘트롤 게이트에 인가되는 바이어스와 소거시 드레인영역에 인가되는 바이어스에 따라 그 두께가 결정된다.
플로팅 게이트 절연막(35)을 형성한 후 폴리실리콘막(36)을 1000~1500Å의 플로팅 게이트 절연막(35)상에 증착한다.
증착된 폴리실리콘막(36)을 플로팅 게이트 절연막(35)이 노출될때까지 식각하여 소오스/드레인영역(33)(34) 상부의 폴리실리콘막(36)을 제거함으로써 채널영역(30)상에 우물형태의 플로팅 게이트(37)를 형성한다.(제3도 (e)).
플로팅 게이트(37)의 깊이는 기판(31)과 상기 엘리베이티드 소오스/드레인영역(33)(34)과의 단차보다 작다.
플로팅게이트(37)의 노출된 표면 및 소오스/드레인영역(33)(34)상부의 플로팅 게이트 절연막(35)의 노출된 표면을 열산화공정에 의해 산화시켜 400~600Å 두께의 산화막(38)을 형성한다.(제3도 (f)).
산화막(38)은 콘트롤 게이트와 플로팅 게이트(36)간의 층간 절연막이다.
층간절연막(38)으로서의 산화막을 열산화시켜 형성하는 대신에 증착법으로 증착시킬수도 있다.
우물형태의 플로팅 게이트(36)를 완전히 채워줄 수 있도록 폴리실리콘막을 증착한 후 식각하여 폴리스터드 형태의 콘트롤 게이트(39)를 형성한다. (제3도 (g)).
도면상에는 도시되지 않았지만, 최종적으로 기판 전면에 절연막을 증착한 후 콘택홀을 형성하고 금속배선을 하면 엘리베이티드소오스/드레인 구조를 갖는 EEPROM이 제조된다.
상기와 같이 p형 실리콘기판(31)상에 직잡 상기 EEPROM을 제조할 수 있으며, 실리콘기판(31)상에 p형 웰을 형성하고 웰내에 EEPROM을 제조할 수도 있다.
상기한 바와같은 본 발명에 의하면, 엘리베이티드 소오스/드레인영역의 형성에 의해 기존 메모리 셀보다 3배 이상의 집적도를 향상시킬수 있으며, 플로팅 게이트와 드레인영역간의 오버랩 면적이 증가하여 소거시간을 향상시킬 수 있다.
또한, 본 발명의 EEPROM의 표면은 동일평면을 이루므로 단차가 발생하지 않아 스탭 커버리지(step coverage)를 향상시킬수 있으며, 배선불량등의 문제를 해결할 수 있고, 그리고 평탄화 공정이 배제되어 공정의 단순화 및 공정제어의 용이성을 도모할 수 있다.
게다가, 소오스/드레인영역을 n+형 불순물이 도우핑된 폴리실리콘막을 사용함으로써 소오스/드레인영역을 형성하기 위한 이온 주입공정이 배제되어 공정의 단순화 및 공정제어의 용이성을 도모할 수 있다.

Claims (17)

  1. 채널영역(30)을 갖는 제1도전형의 기판(31)과, 채널영역(30)에 의해 분리되어, 기판(31)과 단차를 이루고 형성된 제2도전형의 엘리베이티드 소오스/드레인 영역(33)(34)과, 채널영역(30)에 해당하는 기판의 노출된 표면과 소오스/드레인 영역(33)(34)의 노출된 표면상에 형성된 플로팅 게이트 절연막(35)과, 채널영역(30)의 플로팅 게이트 절연막(35)상에 형성되고, 일정한 깊이와 두께를 갖는 우물형태의 플로팅 게이트(37)와, 플로팅 게이트(37)의 웰내에 완전히 매몰 형성되어 플로팅 게이트(37)에 의해 감싸지는 일정 두께의 콘트롤 게이트(39)와, 플로팅 게이트(37)와 콘트롤 게이트(39)를 절연시켜 주기 위하여 이들 사이에 형성된 층간절연막(38)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리소자.
  2. 제1항에 있어서, 소오스/드레인 영역(33)(34)은 도우핑된 폴리실리콘막으로 된것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  3. 제1항에 있어서, 플로팅 게이트(37)와 콘트롤 게이트(39)는 폴리실리콘막으로 된것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  4. 제1항에 있어서, 콘트롤 게이트(39)는 폴리스터드형태인 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  5. 제1항에 있어서, 소자의 전표면이 동일 평면을 이루는 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  6. 제1항에 있어서, 플로팅 게이트 절연막은 두께가 100~120Å인 터널링 산화막인 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  7. 제1항에 있어서, 플로팅 게이트 절연막(37)은 열산화막 또는 CVD 산화막중 하나인 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
  8. 제1도전형의 실리콘기판(31)상에 불순물이 도우핑된 폴리실리콘막(32)을 증착하는 공정과, 불순물이 도우핑된 폴리실리콘막을 패터닝하여 채널영역(30)을 한정하고, 채널영역(30)에 의해 분리된 엘리베이티드 소오스/드레인 영역(33)(34)을 형성하는 공정과, 채널영역(30)에 해당하는 기판(31)의 노출된 표면과 소오스/드레인 영역(33)(34)의 노출된 표면상에 플로팅 게이트 절연막(35)을 형성하는 공정과, 플로팅 게이트 절연막(35)상에 폴리실리콘막(36)을 증착하는 공정과, 소오스/드레인 영역(33)(34)상부의 폴리실리콘막(36)을 식각하여 채널영역에 우물형태의 플로팅 게이트(37)를 형성하는 공정과, 플로팅 게이트(37)의 노출된 표면 및 플로팅 게이트 절연막(35)의 노츨된 표면상에 층간절연막(38)을 형성하는 공정과, 플로팅 게이트(37)의 우물내부가 채워지도록 폴리실리콘막을 증착하는 공정과, 소오스/드레인영역(33)(34)상부의 층간 절연막(38)상의 폴리실리콘막을 제거하여 우물내부에 콘트롤게이트(39)를 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
  9. 제8항에 있어서, 플로팅 게이트 절연막은 두께가 100~120Å인 터널링 산화막인 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
  10. 제8항에 있어서, 플로팅 게이트 절연막(37)은 열산화공정에 의해 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
  11. 제8항에 있어서, 콘트롤 게이트(39)는 폴리스터드 형태로 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
  12. 제11항에 있어서, 콘트롤 게이트(39)는 층간절연막(37)과 동일 평면을 이루어 전표면이 동일 평면을 이루는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
  13. 제8항에 있어서, 층간절연막(38)은 열산화공정 또는 CVD법에 의해 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
  14. 제8항에 있어서, 불순물이 도우핑된 폴리실리콘막의 증착 공정전에 웰을 형성하는 공정이 더 추가되는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
  15. 제8항에 있어서, 플로팅 게이트(37)를 형성하기 위하여 폴리실리콘막(36)을 플로팅 게이트 절연막(35)이 노출될때가지 식각하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
  16. 제8항에 있어서, 소오스/드레인영역(33)(34)을 마스크로 하여 한계전압조절용 불순물 이온 주입공정이 더 추가되는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
  17. 제8항에 있어서, 소오스/드레인영역(33)(34)을 마스크로 하여 디플리션 불순물 이온 주입공정이 더 추가되는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
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