JPH04361565A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04361565A JPH04361565A JP3137305A JP13730591A JPH04361565A JP H04361565 A JPH04361565 A JP H04361565A JP 3137305 A JP3137305 A JP 3137305A JP 13730591 A JP13730591 A JP 13730591A JP H04361565 A JPH04361565 A JP H04361565A
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，スタック型セル蓄積キ
ャパシタの製造方法に関する。半導体集積回路の記憶容
量の大規模化に伴い，容量の大きなスタック型セル蓄積
キャパシタが必要となっている。
ャパシタの製造方法に関する。半導体集積回路の記憶容
量の大規模化に伴い，容量の大きなスタック型セル蓄積
キャパシタが必要となっている。
【０００２】ＤＲＡＭは転送トランジスタと蓄積キャパ
シタで構成され，その容量値はソフトエラー耐性で下限
値が決まる。この下限値は２５ｆＦ程度であり，５０Å
の厚さの誘電体膜を用いても，目標のセル面積より大き
なキャバシタ面積が必要となり，従って，蓄積キャパシ
タの三次元化は必須の技術となる。
シタで構成され，その容量値はソフトエラー耐性で下限
値が決まる。この下限値は２５ｆＦ程度であり，５０Å
の厚さの誘電体膜を用いても，目標のセル面積より大き
なキャバシタ面積が必要となり，従って，蓄積キャパシ
タの三次元化は必須の技術となる。
【０００３】
【従来の技術】図３は従来例の説明図である。図におい
て，２５はＳｉ基板， ２６はフィールドＳｉＯ２膜，
２７はＳｉＯ２膜， ２８は拡散層，２９はワード線
， ３０は蓄積電極， ３１は誘電体膜， ３２は対向
電極， ３３はビット線， ３４はＳｉ基板， ３５は
第１のＳｉＯ２膜，３６はワード線， ３７は第１のポ
リＳｉ膜，３８は第２のＳｉＯ２膜，３９は第２のポリ
Ｓｉ膜，４０は第３のポリＳｉ膜，４１は蓄積電極，
４２は第４のポリＳｉ膜，４３は第３のＳｉＯ２膜，４
４はキャパシタである。
て，２５はＳｉ基板， ２６はフィールドＳｉＯ２膜，
２７はＳｉＯ２膜， ２８は拡散層，２９はワード線
， ３０は蓄積電極， ３１は誘電体膜， ３２は対向
電極， ３３はビット線， ３４はＳｉ基板， ３５は
第１のＳｉＯ２膜，３６はワード線， ３７は第１のポ
リＳｉ膜，３８は第２のＳｉＯ２膜，３９は第２のポリ
Ｓｉ膜，４０は第３のポリＳｉ膜，４１は蓄積電極，
４２は第４のポリＳｉ膜，４３は第３のＳｉＯ２膜，４
４はキャパシタである。
【０００４】従来，三次元化の拡張方向としては，上と
下の両方向しかなく，前者がスタック（積み上げ）型，
後者がトレンチ（溝）型と呼ばれている。トレンチ型は
シリコン（Ｓｉ）基板内部に素子を形成するために複雑
な寄生素子が付随してしまい， 制御が難しい。
下の両方向しかなく，前者がスタック（積み上げ）型，
後者がトレンチ（溝）型と呼ばれている。トレンチ型は
シリコン（Ｓｉ）基板内部に素子を形成するために複雑
な寄生素子が付随してしまい， 制御が難しい。
【０００５】一方， 従来のスタック型は三次元化を顕
著にするため， 図３（ａ）に示すように，蓄積電極３
０を厚い多結晶シリコン（ポリＳｉ） 膜で形成し，そ
の側面積を利用するのが効果的であった。
著にするため， 図３（ａ）に示すように，蓄積電極３
０を厚い多結晶シリコン（ポリＳｉ） 膜で形成し，そ
の側面積を利用するのが効果的であった。
【０００６】しかし，ポリＳｉ膜の段差が厳しくそれ以
降の工程でのパターン形成が困難であった。そこで，図
３（ｂ）〜（ｅ）に工程順模式断面図で示すように，蓄
積電極４１に水平な溝を形成した，所謂，フィン構造が
登場してきた。
降の工程でのパターン形成が困難であった。そこで，図
３（ｂ）〜（ｅ）に工程順模式断面図で示すように，蓄
積電極４１に水平な溝を形成した，所謂，フィン構造が
登場してきた。
【０００７】しかし，通常のフィン構造の製造方法では
，図３（ｃ）に示すように，第２の二酸化シリコン（Ｓ
ｉＯ２）膜をエッチングする時に，表面が露出した第１
のＳｉＯ２膜との兼ね合いで，第２のＳｉＯ２膜３８の
フィンの奥まで完全にエッチング出来ず， 残ってしま
い， 図３（ｄ）に示すように，フィンの面積を有効に
活用するように，形成するのがなかなか困難であった。
，図３（ｃ）に示すように，第２の二酸化シリコン（Ｓ
ｉＯ２）膜をエッチングする時に，表面が露出した第１
のＳｉＯ２膜との兼ね合いで，第２のＳｉＯ２膜３８の
フィンの奥まで完全にエッチング出来ず， 残ってしま
い， 図３（ｄ）に示すように，フィンの面積を有効に
活用するように，形成するのがなかなか困難であった。
【０００８】
【発明が解決しようとする課題】従って，効果的な表面
積を持ったフィン構造を形成することができず，半導体
集積回路の高集積化，高速化の妨げとなっていた。
積を持ったフィン構造を形成することができず，半導体
集積回路の高集積化，高速化の妨げとなっていた。
【０００９】本発明は，以上の問題点を解決するための
フィン構造のスタック型蓄積キャパシタの構造及び製造
方法を提供する。
フィン構造のスタック型蓄積キャパシタの構造及び製造
方法を提供する。
【００１０】
【課題を解決するための手段】図１本発明の原理説明図
である。図において，１は半導体基板，２は第１の絶縁
膜，３は第１の開口部，４は第１のポリＳｉ膜，５は第
２の絶縁膜，６は第２の開口部，７は第２のポリＳｉ膜
，８は空洞部，９は第３の絶縁膜，１０は第３のポリＳ
ｉ膜である。
である。図において，１は半導体基板，２は第１の絶縁
膜，３は第１の開口部，４は第１のポリＳｉ膜，５は第
２の絶縁膜，６は第２の開口部，７は第２のポリＳｉ膜
，８は空洞部，９は第３の絶縁膜，１０は第３のポリＳ
ｉ膜である。
【００１１】上記の問題点を解決する本発明について，
図１により工程順に説明する。半導体基板１上のフィン
型キャパシタの製造方法において，図１（ａ）に示すよ
うに，半導体基板１上に被覆した第１の絶縁膜２のキャ
パシタ形成領域に第１の開口部３を設け， 半導体基板
１上の全面に第１のポリＳｉ膜４，および第２の絶縁膜
５を順次積層し， 第２の絶縁膜５のキャパシタ形成領
域の周縁に第２の開口部６を複数設ける。
図１により工程順に説明する。半導体基板１上のフィン
型キャパシタの製造方法において，図１（ａ）に示すよ
うに，半導体基板１上に被覆した第１の絶縁膜２のキャ
パシタ形成領域に第１の開口部３を設け， 半導体基板
１上の全面に第１のポリＳｉ膜４，および第２の絶縁膜
５を順次積層し， 第２の絶縁膜５のキャパシタ形成領
域の周縁に第２の開口部６を複数設ける。
【００１２】図１（ｂ）に示すように，半導体基板１上
に， 第２の開口部６を埋め込んで，第２のポリＳｉ膜
７を被覆する。図１（ｃ）に示すように，第２のポリＳ
ｉ膜７をキャパシタ形成領域にパターニングし， 第２
のポリＳｉ膜７をマスクとして， 異方性ドライエッチ
ングにより，第２の絶縁膜５のキャパシタ形成領域以外
を除去する。
に， 第２の開口部６を埋め込んで，第２のポリＳｉ膜
７を被覆する。図１（ｃ）に示すように，第２のポリＳ
ｉ膜７をキャパシタ形成領域にパターニングし， 第２
のポリＳｉ膜７をマスクとして， 異方性ドライエッチ
ングにより，第２の絶縁膜５のキャパシタ形成領域以外
を除去する。
【００１３】図１（ｄ）に示すように，第２の絶縁膜５
をウエットエッチングにより， 空洞部８も含めて，
全部除去して， 第１のポリＳｉ及び第２のポリＳｉ膜
７からなる蓄積電極を形成する。
をウエットエッチングにより， 空洞部８も含めて，
全部除去して， 第１のポリＳｉ及び第２のポリＳｉ膜
７からなる蓄積電極を形成する。
【００１４】図１（ｅ）に示すように，第１のポリＳｉ
膜４及び第２のポリＳｉ膜７からなる蓄積電極の表面に
， 誘電体膜として，第３の絶縁膜９の薄膜を形成し，
続いて，半導体基板１上に第３のポリＳｉ膜１０からな
る対抗電極を形成する。
膜４及び第２のポリＳｉ膜７からなる蓄積電極の表面に
， 誘電体膜として，第３の絶縁膜９の薄膜を形成し，
続いて，半導体基板１上に第３のポリＳｉ膜１０からな
る対抗電極を形成する。
【００１５】
【作用】本発明では，蓄積電極が数本の細い柱で支えら
れ，何層かで構成される構造になっているため，フィン
部の下面が有効に電極面積として使用できる構造となり
，蓄積容量が大幅に増大する。
れ，何層かで構成される構造になっているため，フィン
部の下面が有効に電極面積として使用できる構造となり
，蓄積容量が大幅に増大する。
【００１６】更に，その製造方法も，従来のものと比較
してフィン工程が多少増えるものの，それ程むずかしく
はなっていない。
してフィン工程が多少増えるものの，それ程むずかしく
はなっていない。
【００１７】
【実施例】図２は本発明の一実施例の工程順模式断面図
である。図において， １１はＳｉ基板， １２は第１
のＳｉＯ２膜，１３はワード線ポリＳｉ膜， １４は第
１の開口部，１５は第１のポリＳｉ膜，１６は第２のＳ
ｉＯ２膜，１７は第２の開口部，１８は第２のポリＳｉ
膜，１９は蓄積電極， ２０柱， ２１は空洞部， ２
２は第３のＳｉＯ２膜，２３は第３のポリＳｉ膜，２４
は対向電極である。
である。図において， １１はＳｉ基板， １２は第１
のＳｉＯ２膜，１３はワード線ポリＳｉ膜， １４は第
１の開口部，１５は第１のポリＳｉ膜，１６は第２のＳ
ｉＯ２膜，１７は第２の開口部，１８は第２のポリＳｉ
膜，１９は蓄積電極， ２０柱， ２１は空洞部， ２
２は第３のＳｉＯ２膜，２３は第３のポリＳｉ膜，２４
は対向電極である。
【００１８】本発明の一実施例について，工程順に説明
する。図２（ａ）に示すように，Ｓｉ基板１１上に被覆
した第１のＳｉＯ２膜１２のキャパシタ形成領域に第１
の開口部１４を設け， 続いて， Ｓｉ基板１１上の全
面に第１のポリＳｉ膜１５を ２，０００Åの厚さに，
そして， 第２のＳｉＯ２膜１６を ２，０００Åの
厚さに ＣＶＤ法により順次積層する。
する。図２（ａ）に示すように，Ｓｉ基板１１上に被覆
した第１のＳｉＯ２膜１２のキャパシタ形成領域に第１
の開口部１４を設け， 続いて， Ｓｉ基板１１上の全
面に第１のポリＳｉ膜１５を ２，０００Åの厚さに，
そして， 第２のＳｉＯ２膜１６を ２，０００Åの
厚さに ＣＶＤ法により順次積層する。
【００１９】その後， 第２のＳｉＯ２膜５のキャパシ
タ形成領域の周縁に， ２層の蓄積電極の柱となる第２
の開口部１７をほぼ等間隔で複数設ける。図２（ｂ）に
示すように，Ｓｉ基板１１上に， 第２の開口部１７を
埋め込んで，第２のポリＳｉ膜１８を ＣＶＤ法により
２，０００Åの厚さに被覆する。この時， 第２の開
口部上の第２のポリＳｉ１８の表面には多少の凹みが出
来た方が良い。
タ形成領域の周縁に， ２層の蓄積電極の柱となる第２
の開口部１７をほぼ等間隔で複数設ける。図２（ｂ）に
示すように，Ｓｉ基板１１上に， 第２の開口部１７を
埋め込んで，第２のポリＳｉ膜１８を ＣＶＤ法により
２，０００Åの厚さに被覆する。この時， 第２の開
口部上の第２のポリＳｉ１８の表面には多少の凹みが出
来た方が良い。
【００２０】図２（ｃ）に示すように，第２のポリＳｉ
膜１８を， 塩素ガス（Ｃｌ２） を用いた ＥＣＲエ
ッチングによりキャパシタ形成領域にパターニングする
。次に， パターニングした第２のポリＳｉ膜１８をマ
スクとして， ＲＩＥによる異方性ドライエッチング
により， 第２のＳｉＯ２膜１７のキャパシタ形成領域
以外を除去する。この時， 第１のポリＳｉ膜１５の表
面で反応が停止することが肝要である。
膜１８を， 塩素ガス（Ｃｌ２） を用いた ＥＣＲエ
ッチングによりキャパシタ形成領域にパターニングする
。次に， パターニングした第２のポリＳｉ膜１８をマ
スクとして， ＲＩＥによる異方性ドライエッチング
により， 第２のＳｉＯ２膜１７のキャパシタ形成領域
以外を除去する。この時， 第１のポリＳｉ膜１５の表
面で反応が停止することが肝要である。
【００２１】図２（ｄ）に示すように，第２のＳｉＯ２
膜１６を弗酸水溶液を用いたウエットエッチングにより
， 空洞部８も含めて，全部除去する。この時， 第１
のＳｉＯ２膜１２は第１のポリＳｉ膜１５により被覆さ
れているので， 従来例のようにエッチングされること
はない。
膜１６を弗酸水溶液を用いたウエットエッチングにより
， 空洞部８も含めて，全部除去する。この時， 第１
のＳｉＯ２膜１２は第１のポリＳｉ膜１５により被覆さ
れているので， 従来例のようにエッチングされること
はない。
【００２２】この結果， 第１のポリＳｉ膜１５上に複
数の柱２０で保持された第２のポリＳｉ膜１８からなる
２層構造のポリＳｉ膜ができる。これを，図示しないレ
ジスト膜をマスクとして， Ｃｌ２ ガスを用いた Ｅ
ＣＲエッチングによりトランジスタ形成領域以外の第１
のポリＳｉ膜１５をエッチング除去して第１のポリＳｉ
膜１５と第２のポリＳｉ膜１８が柱２０で繋がった蓄積
電極１９が形成される。
数の柱２０で保持された第２のポリＳｉ膜１８からなる
２層構造のポリＳｉ膜ができる。これを，図示しないレ
ジスト膜をマスクとして， Ｃｌ２ ガスを用いた Ｅ
ＣＲエッチングによりトランジスタ形成領域以外の第１
のポリＳｉ膜１５をエッチング除去して第１のポリＳｉ
膜１５と第２のポリＳｉ膜１８が柱２０で繋がった蓄積
電極１９が形成される。
【００２３】図２（ｅ）に示すように，第１のポリＳｉ
膜１５及び第２のポリＳｉ膜１８からなる蓄積電極１９
の表面に， 誘電体膜として，熱酸化により， 第３の
ＳｉＯ２膜２２を １００Åの厚さに形成する。この時
， 空洞部２１であったところの壁面全部がキャパシタ
面積として有効に働く。
膜１５及び第２のポリＳｉ膜１８からなる蓄積電極１９
の表面に， 誘電体膜として，熱酸化により， 第３の
ＳｉＯ２膜２２を １００Åの厚さに形成する。この時
， 空洞部２１であったところの壁面全部がキャパシタ
面積として有効に働く。
【００２４】続いて，Ｓｉ基板１上に第３のポリＳｉ膜
２３を ＣＶＤ法により ４，０００Åの厚さに被覆し
， パターニングして， 対抗電極２４を形成する。
２３を ＣＶＤ法により ４，０００Åの厚さに被覆し
， パターニングして， 対抗電極２４を形成する。
【００２５】
【発明の効果】以上説明したように， 本発明によれば
， スタック型蓄積電極を大面積になるように，容易に
形成でき，半導体集積回路の高集積化，高速化に大きく
貢献する。
， スタック型蓄積電極を大面積になるように，容易に
形成でき，半導体集積回路の高集積化，高速化に大きく
貢献する。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図
【図
３】 従来例の説明図
３】 従来例の説明図
１ 半導体基板
２ 第１の絶縁膜
３ 第１の開口部
４ 第１のポリＳｉ膜
５ 第２の絶縁膜
６ 第２の開口部
７ 第２のポリＳｉ膜
８ 空洞部
９ 第３の絶縁膜
１０ 第３のポリＳｉ膜
１１ Ｓｉ基板
１２ 第１のＳｉＯ２膜
１３ ワード線ポリＳｉ膜
１４ 第１の開口部
１５ 第１のポリＳｉ膜
１６ 第２のＳｉＯ２膜
１７ 第２の開口部
１８ 第２のポリＳｉ膜
１９ 蓄積電極
２０ 柱
２１ 空洞部
２２ 第３のＳｉＯ２膜
２３ 第３のポリＳｉ膜
２４ 対向電極
Claims (1)
- 【請求項１】 半導体基板（１） 上のフィン型キャ
パシタの製造方法において，該半導体基板（１） 上に
被覆した第１の絶縁膜（２） のキャパシタ形成領域に
第１の開口部（３） を設け， 該半導体基板（１）
上の全面に第１の多結晶シリコン膜（４），および第２
の絶縁膜（５） を順次積層し， 該第２の絶縁膜（５
） のキャパシタ形成領域の周縁に第２の開口部（６）
を複数設ける工程と，該半導体基板（１） 上に，
該第２の開口部（６） を埋め込んで，第２の多結晶シ
リコン膜（７） を被覆する工程と，該第２の多結晶シ
リコン膜（７） をキャパシタ形成領域にパターニング
し， 該第２の多結晶シリコン膜（７） をマスクとし
て， 異方性ドライエッチングにより， 該第２の絶縁
膜（５） のキャパシタ形成領域以外を除去する工程と
，該第２の絶縁膜（５） をウエットエッチングにより
全部除去する工程と，該第１の多結晶シリコン膜（４）
，及び該第２の多結晶シリコン膜（７） の表面に，第
３の絶縁膜（９） の薄膜を形成する工程と，該半導体
基板（１） 上に第３の多結晶シリコン膜（１０）を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137305A JPH04361565A (ja) | 1991-06-10 | 1991-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137305A JPH04361565A (ja) | 1991-06-10 | 1991-06-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361565A true JPH04361565A (ja) | 1992-12-15 |
Family
ID=15195582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3137305A Withdrawn JPH04361565A (ja) | 1991-06-10 | 1991-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361565A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335841A (ja) * | 1994-06-09 | 1995-12-22 | Lg Semicon Co Ltd | 半導体メモリ装置及びその製造方法 |
| FR2752484A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Procede de fabrication d'une structure d'electrode de condensateur de stockage pour une cellule de memoire a semiconducteurs |
| FR2752491A1 (fr) * | 1996-08-16 | 1998-02-20 | United Microelectronics Corp | Structure d'electrode de condensateur de stockage pour un dispositif de memoire |
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1991
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