JPH04251972A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にメモリセルのキャパシタの電荷蓄積容量を増大
し得るメモリセル構造およびその製造方法に関するもの
である。

【０００２】

【従来の技術】半導体記憶装置の１つに記憶情報のラン
ダムな入出力が可能ないわゆるＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）がある。ＤＲＡＭは多
数の記憶情報を蓄積するための記憶領域となるメモリセ
ルアレイと、このメモリセルアレイに対して所定の入出
力動作を行なわせるための周辺回路とから構成される。

【０００３】図５９は一般的なＤＲＡＭのブロック図で
ある。図５９を参照して、ＤＲＡＭは、データ信号をス
トアするためのメモリセルアレイ５１と、メモリセルを
選択するためのアドレス信号（Ａ０〜Ａ９）を外部から
受取るローアンドカラムアドレスバッファ５２と、その
アドレス信号をデコードすることによりメモリセルを指
定するためのローデコーダ５３およびカラムデコーダ５
４と、指定されたメモリセルにストアされた信号を増幅
して読出すセンスリフレッシュアンプ５５と、データ入
出力のためのデータインバッファ５６およびデータアウ
トバッファ５７と、クロック信号を発生するクロックジ
ェネレータ５８とを含む。クロックジェネレータ５８は
、外部からローアドレスストローブ信号ＲＡＳバーと、
カラムアドレスストローブ信号ＣＡＳバーとを受取るよ
うに接続される。

【０００４】メモリセルアレイ５１はさらに、最小記憶
単位に相当するメモリセルが複数個配列されて構成され
ている。メモリセルは基本的に１つのキャパシタとこれ
に接続される１つのトランスファゲートトランジスタと
から構成される。そして、動作においては、キャパシタ
に所定の電荷が蓄積されているか否かを判定し、これに
データの“０”、“１”を対応させて記憶情報の処理を
行なっている。

【０００５】ＤＲＡＭにおいては、記憶容量の増大を目
指した高集積化に伴いメモリセルサイズが大幅に縮小さ
れてきている。したがって、キャパシタ形成領域も平面
的な占有面積が減少される傾向にある。しかしながら、
記憶装置としてのＤＲＡＭの安定動作および信頼性の観
点から１ビットのメモリセルに蓄え得る電荷量を所定値
以下に減少させることはできない。このような相反する
制約条件を満たすために、キャパシタの構造はキャパシ
タの平面的な占有面積を減少させ、かつ電極間の対向面
積を増大し得るような改良が種々の形で提案されている
。

【０００６】図６０は、従来のいわゆるスタックトタイ
プキャパシタを有するＤＲＡＭのメモリセルの断面構造
図であり、このようなＤＲＡＭは「Ｓｔａｃｋｅｄ　　
Ｃａｐａｃｉｔｏｒ　　Ｃｅｌｌｓ　　ｆｏｒ　　Ｈｉ
ｇｈ−ｄｅｎｓｉｔｙ　　ｄｙｎａｍｉｃ　　ＲＡＭｓ
」，Ｈ．Ｗａｔａｎａｂｅ　　ｅｔ．　　ａｌ．　　Ｉ
ＥＤＭ１９８８，ｐｐ６００〜６０３に開示されている
。図６０を参照して、従来のＤＲＡＭのメモリセルは１
つのトランスファゲートトランジスタと１つのキャパシ
タとから構成されている。トランスファゲートトランジ
スタ５はｐ型シリコン基板１表面上に薄いゲート絶縁膜
７を介して形成されたゲート電極８と、基板中に形成さ
れた１対のソース・ドレイン６、６とを有している。キ
ャパシタ１５は、トランスファゲートトランジスタ５の
一方のソース・ドレイン領域６に接続される下部電極（
ストレージノード）１８と、下部電極１８の表面を覆う
誘電体層１７および誘電体層１７の表面上に形成された
上部電極（セルプレート）１９とを備える。下部電極１
８はその一方が絶縁層９を介してゲート電極８の上部に
延在し、他方はフィールド酸化膜２の上部を通過するワ
ード線８の上部に絶縁層９を介して延在している。この
ようなスタックトタイプのキャパシタ１５においては、
キャパシタの容量を増大するために下部電極１８と上部
電極１９との電極間対向面積を増大するように工夫され
ている。この従来例においては下部電極１８のうち、絶
縁層９の上部に延在する部分を厚く形成することにより
下部電極１８の内部側面および外部側面の面積を拡大し
、キャパシタの容量の増大を図っている。

【０００７】しかしながら、この従来の例においては、
下部電極１８の下面、すなわち下部電極１８と絶縁層９
とが接する面側はキャパシタとして利用されていない。

【０００８】上記の例におけるキャパシタの下部電極の
より一層の有効利用を図ったものに図６１に示す構造の
ＤＲＡＭがある。図６１は、いわゆるフィン構造のキャ
パシタを備えたＤＲＡＭのメモリセルの断面構造図であ
り、このような構造はＩＥＤＭ　　Ｔｅｃｈｎｉｃａｌ
　　Ｄｉｇｅｓｔ　　１９８８，ｐｐ５９２〜５９５に
開示されている。このフィン構造のキャパシタは下部電
極１８に２枚のフィン状の突出部を設け、この突出部の
上下面および側部表面を誘電体層１７および上部電極１
９で取囲むことによって電極間対向面積を増大させてい
る。

【０００９】

【発明が解決しようとする課題】ところが、このフィン
構造のキャパシタにおいては、製造工程の途中で、まず
フィン状の突出部を有するストレージノード１８が形成
される。ストレージノード１８の突出部は強度的に脆弱
であり、製造中に損傷したりして製造歩留まりが低下す
る恐れがある。

【００１０】したがって、この発明は上記のような問題
点を解消するためになされたもので、キャパシタの下部
電極において容量部分としての有効表面の利用度を向上
し得るキャパシタ構造を備えた半導体記憶装置およびそ
の製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】この発明は、半導体基板
上に１つのＭＯＳトランジスタと１つのキャパシタから
なるメモリセルを複数個配列した記憶領域を有する半導
体記憶装置であって、半導体基板の主表面に形成された
ＭＯＳトランジスタの表面を覆い、かつＭＯＳトランジ
スタの一方の不純物領域に達する開口部を有する層間絶
縁層を備えている。そして、メモリセルのキャパシタは
、開口部を除く層間絶縁層の表面上に形成された第１電
極層と、第１電極層の表面上に形成された第１誘電体層
と、層間絶縁層の開口部内に形成された第１の部分と第
１誘電体層の表面上に選択的に延在した第２の部分とを
有する第２電極層と、第２電極層の上部表面および側部
表面を覆う第２誘電体層と、さらに第１誘電体層および
第２誘電体層の表面上に形成された第３電極層とを備え
ている。そして、キャパシタの第１電極層と第３電極層
の各々は、記憶領域全体にわたって連続的に延びて形成
されており、記憶領域の周縁部において定電位源に接続
されている。

【００１２】この発明による半導体記憶装置の製造方法
は、以下の工程を備えている。まず、半導体基板の主表
面にＭＯＳトランジスタを形成する。次に、ＭＯＳトラ
ンジスタが形成された半導体基板の主表面上を層間絶縁
層で覆う。そして、層間絶縁層の表面上に第１導電層、
第１誘電体層および第２導電層を順次形成する。さらに
、第１導電層、第１誘電体層および第２導電層を順次選
択的にエッチングし、ＭＯＳトランジスタの一方の不純
物領域に達する開口部を形成する。さらに、第２導電層
の表面上および開口部の内部に絶縁層を形成し、選択的
にエッチング除去することにより少なくとも開口部内に
露出した第１導電層の側部表面を覆う側壁絶縁層を形成
する。そして、開口部の内部および第２導電層の表面上
に第３導電層を形成し、第３導電層および第２導電層を
所定の形状にパターニングすることによって第１誘電体
層の表面を部分的に露出させる。さらに、第３導電層お
よび第２導電層の表面上に第２誘電体層を形成する。 そして、第１誘電体層および第２誘電体層の表面上に第
４導電層を形成する。

【００１３】

【作用】この発明による半導体記憶装置のキャパシタは
、記憶領域全面にわたって連続的に延びて形成された第
１電極層と第３電極層とによって第２電極層の上下表面
および側部表面を覆うように構成している。これによっ
て第２電極層のキャパシタ有効表面が増大しキャパシタ
容量が増加する。また、第１および第３電極層を記憶領
域内では相互にコンタクトをとることなく独立に形成し
、記憶領域の周縁部において電気的接続をとるように構
成したことにより、メモリセル領域における第１および
第３電極層のコンタクト形成のための領域およびパター
ニング工程を省略することができる。

【００１４】また、この発明による半導体記憶装置の製
造方法においては、キャパシタの第１電極層、第２電極
層、第３電極層の順に公知の堆積方法およびパターニン
グ方法を用いて形成されるため、複雑な製造工程を用い
ることなく記憶容量の大きいキャパシタを製造すること
ができる。

【００１５】

【実施例】以下、この発明の一実施例について図を用い
て説明する。

【００１６】図２は、この発明によるＤＲＡＭのメモリ
セルの平面構造図であり、図１は、図２中の切断線Ｉ−
Ｉに沿った方向からの断面構造図である。図１および図
２を参照して、ＤＲＡＭのメモリセルアレイ部２５はい
わゆる折返しビット線構造を有している。メモリセルア
レイ２５は所定の方向に平行に延びた複数のワード線８
、８とこのワード線に直交する方向に延びた複数のビッ
ト線１０、１０と、ワード線８およびビット線１０の交
差部近傍に形成された複数のメモリセルを備えている。 メモリセルは１つのトランスファゲートトランジスタ５
と１つのキャパシタ１５とから構成される。トランスフ
ァゲートトランジスタ５はｐ型シリコン基板１表面上に
薄いゲート絶縁膜７を介して形成された多結晶シリコン
からなる厚さ０．１５μｍ程度のゲート電極８と、シリ
コン基板１表面に所定の距離を隔てて形成された１対の
ｎ型不純物領域からなるソース・ドレイン領域６、６を
備える。ゲート電極８の表面は上部絶縁層９ａおよび側
部絶縁層９ｂにより覆われている。

【００１７】キャパシタ１５はトランスファゲートトラ
ンジスタ５の一方のソース・ドレイン領域６に接続され
た下部電極（第２電極）１８と、下部電極１８の表面を
覆う誘電体層１７および下部電極１８の表面を覆う上部
電極（第１電極層および第３電極層：セルプレート）１
６、１９を備える。キャパシタ１５の下部電極１８は、
トランスファゲートトランジスタ５の上部を覆う第１層
間絶縁層１１の所定位置に形成された開口部２６の内部
に形成された第１の部分１８ｂと、第１層間絶縁層１１
の表面上に形成された第１セルプレート１６および第１
誘電体層１７ａの表面上に延在した第２の部分１８ａと
を有する。下部電極１８の第１の部分１８ｂは、開口部
２６の側壁上の膜厚がほぼ０．０２〜０．１μｍ程度で
あり、また第２の部分１８ａは第１誘電体層１７ａの表
面上において０．５〜１．０μｍ程度の膜厚を有してい
る。この下部電極１８の第２の部分１８ａの膜厚を大き
くすることにより、その外部側面の表面積が拡大しキャ
パシタ容量を拡大することができる。また、下部電極１
８の第１の部分１８ｂの膜厚は開口部２６の最小径の半
分以下にすることが好ましい。この膜厚範囲では開口部
２６の内部がキャパシタの下部電極１８の第１の部分１
８ｂにより埋尽されることはなく、したがってこの第１
の部分１８ｂの内側表面もキャパシタ領域として有効に
利用することが可能であるからである。一例として、開
口部２６の最小径は４００〜５００ｎｍに、側壁絶縁層
１２の膜厚は５０〜１００ｎｍ、下部電極の第１の部分
１８ｂの膜厚は５０〜１００ｎｍである。このキャパシ
タのセルプレートは、下部電極１８と第１層間絶縁層１
１との間に形成される第１のセルプレート１６と下部電
極１８の上部表面および側部表面を覆う第２のセルプレ
ート１９の二層構造を有している。そして、第１セルプ
レート１６と第２セルプレート１９の間は第１誘電体層
１７ａにより絶縁分離されている。また、第１セルプレ
ート１６の開口部２６近傍位置は側部絶縁層１２により
キャパシタ１５の下部電極１８との間の絶縁がとられて
いる。このキャパシタの第１セルプレート１６および第
１誘電体層１７ａは開口部２６を除いてメモリセルアレ
イ２５全面にわたって連続的に形成されている。さらに
第２セルプレート１９もメモリセルアレイ２５の全面に
わたって連続的に形成されている。各メモリセル領域に
おいてはこの第１のセルプレート１６と第２のセルプレ
ート１９とは直接コンタクトはとられていない。なお、
キャパシタの下部電極１８はたとえば不純物を含む多結
晶シリコンから構成され、誘電体層１７は酸化膜、窒化
膜、ＯＮＯ（酸化膜−窒化膜−酸化膜）膜あるいはＴａ
２　Ｏ５　膜などから構成され、第１セルプレート１６
は不純物を含む多結晶シリコン層から構成され、第２セ
ルプレート１９は同じく多結晶シリコン層あるいはタン
グステンシリサイド、ポリサイド膜あるいは金属膜など
から構成される。

【００１８】また、隣接するメモリセル間で共有するソ
ース・ドレイン領域６にはビット線１０が接続されてい
る。第２セルプレート１９の表面上は第２層間絶縁層２
０に覆われている。さらに、第２層間絶縁層２０の表面
上には所定形状の配線層２１が構成され、その表面上は
第３層間絶縁層２２によって覆われている。

【００１９】次にキャパシタの第１セルプレート１６お
よび第２セルプレート１９の接続構造について説明する
。図３は、ＤＲＡＭのチップの平面配置構造の模式図で
ある。図３には、メモリセルアレイ５１、ローデコーダ
５３、カラムデコーダ５４および周辺回路６１等が模式
的に示されている。図４は、メモリセルアレイ５１の部
分拡大模式図である。メモリセルアレイ５１は最小の記
憶単位を構成するメモリセル２５ａが複数個配列されて
いる。メモリセルアレイ５１において、第１セルプレー
ト１６および第２セルプレート１９はともにメモリセル
アレイ領域の全面を覆うように形成されている。そして
、この第１および第２セルプレート１６、１９は配線層
２７に接続されている。なお、図４はセルプレートと配
線層２７との接続構造の４つの例を１つの図面中に例示
している。

【００２０】第１の配線構造が図５に示される。図５は
、図４中の切断線Ａ−Ａに沿った方向からの断面構造図
である。第１の例では、第１セルプレート１６および第
２セルプレート１９はメモリセルアレイ５１の周縁部の
少なくとも１ヶ所において配線層２７に対して１つのコ
ンタクト部２８を通して接続されている。

【００２１】次に、第２の例が図６に示される。図６は
、図４中の切断線Ｂ−Ｂに沿った方向からの断面構造図
である。この例では、配線層２７と第１セルプレート１
６および第２セルプレート１９は、各々個別のコンタク
ト部２８ａ、２８ｂを通して接続されている。なお、こ
のコンタクト部２８ａ、２８ｂは少なくともメモリセル
アレイ５１の周縁部の１ヶ所に設けられればよい。

【００２２】さらに、第３の例が図７に示される。図７
は、図４中の切断線Ｃ−Ｃに沿った方向からの断面構造
図である。この例では、配線層２７と第１および第２セ
ルプレート１６、１９は隣接する２つのキャパシタ１５
、１５間に形成されたコンタクト部２８を通して接続さ
れている。この例のように、セルプレートと配線層２７
とのコンタクト部はメモリセルアレイの内部において設
けられてもよい。

【００２３】第４の例は、たとえば第１の例あるいは第
２の例に示すコンタクト構造が、メモリセルアレイの周
縁部において直線上に複数個配列されるものである。こ
のような複数個のコンタクト部を配置してもよい。

【００２４】また、上記の第１ないし第４の例における
配線層は、半導体チップ表面に設けられた定電位発生源
６０に接続されている（図３参照）。定電位源６０は電
源電位、基板電位あるいは１／２Ｖｃｃに設定される。

【００２５】次に、図１に示されるＤＲＡＭのメモリセ
ルの製造工程について説明する。第図８ないし図２０は
メモリセルの製造工程断面図である。

【００２６】まず、図８を参照して、ｐ型シリコン基板
１表面の所定領域にＬＯＣＯＳ法を用いて膜厚の厚いフ
ィールド酸化膜２を形成する。

【００２７】次に、図９を参照して、シリコン基板１表
面上に熱酸化法を用いてゲート絶縁膜７を形成する。さ
らに、その表面上にＣＶＤ法を用いて多結晶シリコン層
８、絶縁層９ａを順次形成する。その後、エッチング法
を用いて酸化膜９ａ、多結晶シリコン層８およびゲート
酸化膜７をパターニングすることによってトランスファ
ゲートトランジスタのゲート電極８を形成する。

【００２８】さらに、図１０を参照して、シリコン基板
１表面上の全面に酸化膜を堆積し異方性エッチングする
ことにより、ゲート電極８の上部に上部絶縁層９ａを形
成すると同時にゲート電極８の側壁に側壁絶縁層９ｂを
形成する。そして、上部絶縁層９ａおよび側部絶縁層９
ｂに覆われたゲート電極８をマスクとしてｎ型不純物イ
オンをイオン注入し、シリコン基板１表面にソース・ド
レイン領域６、６を形成する。

【００２９】さらに、図１１を参照して、基板表面上に
導電層を堆積し、所定の形状にパターニングする。これ
により、トランスファゲートトランジスタ５の一方のソ
ース・ドレイン領域６に接続されるビット線１０が形成
される。

【００３０】さらに、図１２を参照して、シリコン基板
１表面上の全面に酸化膜などからなる第１層間絶縁層１
１を堆積する。

【００３１】さらに、図１３を参照して、第１層間絶縁
層１１の表面上にＣＶＤ法を用いて多結晶シリコン層１
６を形成する。さらに、多結晶シリコン層１６の表面上
に第１の誘電体層となるべき絶縁層１７ａを形成する。 多結晶シリコン層１６はたとえばタングステンシリサイ
ドなどで代用してもかまわない。また、絶縁層１７ａは
酸化膜と窒化膜の複合膜などを形成してもかまわない。

【００３２】さらに、図１４を参照して、絶縁層１７ａ
の表面上に膜厚０．４〜０．９μｍ程度の多結晶シリコ
ン層１８０ａを堆積する。

【００３３】さらに、図１５を参照して、リソグラフィ
法およびエッチング法を用いて多結晶シリコン層１８０
ａ、絶縁層１７ａ、多結晶シリコン層１６および第１層
間絶縁層１１をパターニングすることにより、トランス
ファゲートトランジスタ５の一方のソース・ドレイン領
域６に達する開口部２６を形成する。

【００３４】さらに、図１６を参照して、開口部２６の
内部および多結晶シリコン層１８０ａの表面上にＣＶＤ
法を用いてシリコン酸化膜あるいはシリコン窒化膜など
の絶縁層１２ａを形成する。

【００３５】そして、図１７を参照して、絶縁層１２ａ
を異方性エッチングを用いて選択的に除去し、開口部２
６の内部側壁面に側壁絶縁層１２を形成する。この側壁
絶縁層１２は少なくとも多結晶シリコン層１６の側部表
面を覆うように形成される。また、多結晶シリコン層１
６、絶縁層１７ａおよび多結晶シリコン層１８０ａの下
方側部を覆うように形成してもよい。

【００３６】さらに、図１８を参照して、ＣＶＤ法を用
いて開口部２６の底部および側部さらに多結晶シリコン
層１８０ａの表面上に膜厚０．１μｍ程度の多結晶シリ
コン層１８０ｂを堆積する。このとき、開口部２６の内
部が多結晶シリコン層で埋尽されないように多結晶シリ
コン層１８０ｂの膜厚が選ばれる。

【００３７】さらに、図１９を参照して、リソグラフィ
法およびエッチング法を用いて多結晶シリコン層１８０
ａ、１８０ｂを所定の形状にパターニングする。このエ
ッチングは、多結晶シリコン層１６の表面上に形成され
ている絶縁層１７ａ表面が露出した時点で停止させるこ
とが望ましい。仮に、オーバエッチされ絶縁層１７ａが
除去された場合においても、多結晶シリコン層１６が残
余した状態でエッチングを終了すればよい。このエッチ
ング工程によりキャパシタの下部電極１８が形成される
。そして、キャパシタの下部電極１８の上部表面および
内側側面、外側側面上に窒化膜、シリコン酸化膜あるい
はこれらの複合膜などからなる第２誘電体層１７ｂを形
成する。

【００３８】その後、図２０を参照して、第２誘電体層
１７ｂに覆われた下部電極１８の表面上全面に多結晶シ
リコン層１９を堆積する。そして、メモリセルアレイ領
域の周縁部において所定の形状にパターニングする（図
３〜図６参照）。

【００３９】その後、第２層間絶縁層２０を基板上に被
覆した後、配線層２１を形成し、さらにその表面を第３
層間絶縁層２２で覆う。これにより、ＤＲＡＭのメモリ
セルが完成する。

【００４０】上記の製造工程においては、キャパシタの
下部電極１８は２回の多結晶シリコン層の堆積工程によ
って各々異なる膜厚を有する第１の部分と第２の部分が
形成されている。また、下部電極１８を包込むセルプレ
ートは、第１セルプレートを形成する工程と、第２セル
プレートを形成する工程とが別工程で独立して行なわれ
る。そして、これらの工程は公知の薄膜形成技術および
パターニング技術を用いて行なわれる。

【００４１】次に、この発明の第２の実施例について説
明する。図２１は、第２の実施例によるメモリセルの断
面構造図である。第２の実施例においては、メモリセル
のキャパシタがいわゆるスタックトタイプの部分とトレ
ントタイプの部分との結合構造で構成されている。すな
わち、ｐ型シリコン基板１表面の所定位置にトレンチ３
０が形成されている。キャパシタの下部電極１８の第１
の部分１８ｂはこのトレンチ３０の内部に延在して形成
されている。トレンチ３０の内壁に形成された下部電極
１８ｂの周囲には下部電極の第１の部分１８ｂから拡散
形成された不純物領域３１が形成されている。この不純
物領域３１はトランスファゲートトランジスタ５のソー
ス・ドレイン領域６に接続されている。

【００４２】このようなトレンチタイプとスタックトタ
イプの結合型のキャパシタ構造を構成することにより、
さらにキャパシタ容量の増大を図ることができる。

【００４３】さらに、図２１に示されるメモリセルの製
造工程について説明する。図２２ないし図３５は図２１
に示すメモリセルの製造工程を順に示す断面構造図であ
る。なお、図２２ないし図２７に示す製造工程は、第１
の実施例による図８ないし図１３に示す工程と同一であ
るので、ここで説明は省略する。引続いて図２８に示す
ように、第１の誘電体層１７ａの表面上に多結晶シリコ
ン層１８ａとシリコン酸化膜１００とを形成する。

【００４４】次に、図２９に示すように、フォトリソグ
ラフィ法およびエッチング法を用いてシリコン酸化膜１
００、多結晶シリコン層１８ａ、第１誘電体層１７ａ、
多結晶シリコン層１６ａおよびシリコン酸化膜１１から
なる複合膜中に、ソース・ドレイン領域６に達するコン
タクトホール２６を開口する。さらに、図３０に示すよ
うに、全面にたとえばシリコン窒化膜からなる絶縁層１
２ａを形成する。

【００４５】そして、図３１に示すように、絶縁層１２
ａを異方性エッチングし、コンタクトホール２６の側壁
にのみ残余して側壁絶縁層１２を形成する。

【００４６】さらに、図３２に示すように、異方性エッ
チングを用いてコンタクトホール２６の内部に露出した
シリコン基板１表面をエッチングし、トレンチ３０を形
成する。そして、イオン注入法や拡散法などを用いてト
レンチ３０の壁面に不純物領域３１を形成する。

【００４７】さらに、図３３に示すように、希釈フッ酸
などを用いてシリコン酸化膜１００を除去する。さらに
、ＣＶＤ法などを用いてコンタクトホール２６、トレン
チ３０の内部および多結晶シリコン層１８ａの表面上に
多結晶シリコン層１８ｂを形成する。

【００４８】さらに、図３４に示すように、フォトリソ
グラフィ法および異方性エッチングを用いて多結晶シリ
コン層１８をパターニングし、キャパシタの下部電極１
８を形成する。さらに、下部電極１８の表面上に誘電体
層１７ｂを形成する。

【００４９】そして、図３５に示すように、誘電体層１
７ｂ表面上に第２セルプレート１９を形成する。

【００５０】その後、層間絶縁層２０、配線層２１およ
び第１層間絶縁層２２などを形成してメモリセルが完成
する。

【００５１】さらに、この発明の第３の実施例について
説明する。図３６は、第３の実施例によるＤＲＡＭのメ
モリセルの断面構造図である。第３の実施例においては
、キャパシタ１５は廂状に突出した二層の第１、第２突
出部１８ｃ、１８ｄを有する下部電極１８と、第１突出
部１８ｃの下面に第１誘電体層１７ａを介して接する第
１セルプレート１６と、第１および第２の突出部１８ｃ
、１８ｄの間に各々第２誘電体層１７ｂ、第３誘電体層
１７ｃを介して配置される第２セルプレート１９と、第
１突出部１８ｄの表面に第２誘電体層１７ｄを介して配
置される第３セルプレート２３とを備えている。このよ
うに二層構造の下部電極１８を三層構造のセルプレート
で挟み込むことにより下部電極１８と上部電極との間の
電極間対向面積が増大し、キャパシタ容量が拡大される
。

【００５２】図３７および図３８はセルプレートと配線
層２７との接続構造を示す断面構造図である。三層のセ
ルプレート１６、１９、２３はメモリセルアレイの周辺
の少なくとも１ヶ所において配線層２７に接続される。 その接続構造は、１つのコンタクト部２８により３つの
セルプレート１６、１９、２３を同時に接続する構造（
図３７参照）でもよく、また３つのコンタクト部２８ａ
、２８ｂ、２８ｃの各々が３層のセルプレート１６、１
９、２３の各々に接続される構造（図３８参照）でもよ
い。なお、配線層２７は電源電位あるいは基板電位など
の定電位源に接続されている。

【００５３】次に、図３６に示すメモリセルの製造工程
について説明する。図３９ないし図５８は、メモリセル
の製造工程を順次示す断面構造図である。なお、図３９
ないし図５０に示す製造工程は、第１の実施例の製造工
程を示す図８ないし図１９と同様であるのでここでの説
明を省略する。

【００５４】引続いて、図５１に示すように、全面に多
結晶シリコン層１９を形成する。さらに、多結晶シリコ
ン層１９の表面上に第３の誘電体層１７ｃを形成する。

【００５５】さらに、図５２に示すように、第３の誘電
体層１７ｃの表面上に多結晶シリコン層１８ｄを形成す
る。

【００５６】さらに、図５３に示すように、フォトリソ
グラフィ法およびエッチング法を用いて多結晶シリコン
層１８ａ、誘電体層１７ｃおよび多結晶シリコン層１９
の複合膜中に、多結晶シリコン層１８ｃに達するコンタ
クトホール２８を形成する。

【００５７】さらに、図５４に示すように、コンタクト
ホール２８の内部および多結晶シリコン層１８ｄの表面
上に絶縁層１２ｂを形成する。

【００５８】そして、図５５に示すように、絶縁層１２
ｂを異方性エッチングすることによりコンタクトホール
の内部に第２の側壁絶縁膜１２ｂを形成する。

【００５９】さらに、図５６に示すように、全面に多結
晶シリコン層１８ｅを形成する。そして、図５７に示す
ように、フォトリソグラフィ法および異方性エッチング
を用いて多結晶シリコン層１８ｅ、１８ｄをパターニン
グする。

【００６０】その後、図５８に示すように、第４の誘電
体層１７ｄを形成する。そして、誘電体層１７ｄの表面
上に多結晶シリコン層２３を形成する。以上の工程によ
り、三層構造を有するセルプレートを備えたキャパシタ
が完成する。

【００６１】なお、第３の実施例においては、キャパシ
タの下部電極１８が二層構造の場合について説明したが
、これに限定されることなく、さらに多層の突出部を備
える構造を用いてもかまわない。

【００６２】また、上記の第１ないし第３の実施例にお
いて、多層積層構造のセルプレートに対して定電位を与
えるための配線層２７は各セルプレートごとに独立して
設けてもかまわない。

【００６３】

【発明の効果】以上のように、この発明による半導体記
憶装置は、キャパシタの第２電極層を、互いにメモリセ
ル領域において電気的に独立した第１電極層と第３電極
層とで包込むように構成し、両電極間の導通を記憶部領
域の周縁部において取るように構成したので、メモリセ
ルにおけるキャパシタの平面領域が拡大するとともに、
キャパシタの電極間対向面積が増大し、電荷蓄積容量の
大きなキャパシタを備えた半導体記憶装置を実現するこ
とができる。また、この発明による半導体記憶装置の製
造方法においては、キャパシタの第１電極層、第２電極
層および第３電極層を公知の製造技術を用いて順次堆積
、パターニングすることができ、簡単な製造工程により
キャパシタ容量の大きい半導体記憶装置を製造すること
ができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例によるＤＲＡＭのメモ
リセルの断面構造図である。

【図２】図１に示すメモリセルの平面構造図である。

【図３】この発明によるＤＲＡＭの平面構造を模式的に
示す平面構造模式図である。

【図４】メモリセルアレイの平面模式図である。

【図５】第１の実施例によるＤＲＡＭのセルプレートと
配線層との接続構造の第１例を示す断面構造図である。

【図６】この発明の実施例によるＤＲＡＭのセルプレー
トと配線層との接続構造の第２例を示す断面構造図であ
る。

【図７】この発明の実施例によるＤＲＡＭのセルプレー
トと配線層との接続構造の第３例を示す断面構造図であ
る。

【図８】図１に示すメモリセルの製造工程の第１工程を
示す断面構造図である。

【図９】図１に示すメモリセルの製造工程の第２工程を
示す断面構造図である。

【図１０】図１に示すメモリセルの製造工程の第３工程
を示す断面構造図である。

【図１１】図１に示すメモリセルの製造工程の第４工程
を示す断面構造図である。

【図１２】図１に示すメモリセルの製造工程の第５工程
を示す断面構造図である。

【図１３】図１に示すメモリセルの製造工程の第６工程
を示す断面構造図である。

【図１４】図１に示すメモリセルの製造工程の第７工程
を示す断面構造図である。

【図１５】図１に示すメモリセルの製造工程の第８工程
を示す断面構造図である。

【図１６】図１に示すメモリセルの製造工程の第９工程
を示す断面構造図である。

【図１７】図１に示すメモリセルの製造工程の第１０工
程を示す断面構造図である。

【図１８】図１に示すメモリセルの製造工程の第１１工
程を示す断面構造図である。

【図１９】図１に示すメモリセルの製造工程の第１２工
程を示す断面構造図である。

【図２０】図１に示すメモリセルの製造工程の第１３工
程を示す断面構造図である。

【図２１】この発明の第２の実施例によるＤＲＡＭのメ
モリセルの断面構造図である。

【図２２】図２１に示すメモリセルの製造工程の第１工
程を示す断面構造図である。

【図２３】図２１に示すメモリセルの製造工程の第２工
程を示す断面構造図である。

【図２４】図２１に示すメモリセルの製造工程の第３工
程を示す断面構造図である。

【図２５】図２１に示すメモリセルの製造工程の第４工
程を示す断面構造図である。

【図２６】図２１に示すメモリセルの製造工程の第５工
程を示す断面構造図である。

【図２７】図２１に示すメモリセルの製造工程の第６工
程を示す断面構造図である。

【図２８】図２１に示すメモリセルの製造工程の第７工
程を示す断面構造図である。

【図２９】図２１に示すメモリセルの製造工程の第８工
程を示す断面構造図である。

【図３０】図２１に示すメモリセルの製造工程の第９工
程を示す断面構造図である。

【図３１】図２１に示すメモリセルの製造工程の第１０
工程を示す断面構造図である。

【図３２】図２１に示すメモリセルの製造工程の第１１
工程を示す断面構造図である。

【図３３】図２１に示すメモリセルの製造工程の第１２
工程を示す断面構造図である。

【図３４】図２１に示すメモリセルの製造工程の第１３
工程を示す断面構造図である。

【図３５】図２１に示すメモリセルの製造工程の第１４
工程を示す断面構造図である。

【図３６】この発明の第３の実施例によるＤＲＡＭのメ
モリセルの断面構造図である。

【図３７】第３の実施例によるＤＲＡＭのセルプレート
と配線層との接続構造の第１例を示す断面構造図である
。

【図３８】この発明の第３の実施例によるＤＲＡＭのセ
ルプレートと配線層との接続構造の第２例を示す断面構
造図である。

【図３９】図３６に示すメモリセルの製造工程の第１工
程を示す断面構造図である。

【図４０】図３６に示すメモリセルの製造工程の第２工
程を示す断面構造図である。

【図４１】図３６に示すメモリセルの製造工程の第３工
程を示す断面構造図である。

【図４２】図３６に示すメモリセルの製造工程の第４工
程を示す断面構造図である。

【図４３】図３６に示すメモリセルの製造工程の第５工
程を示す断面構造図である。

【図４４】図３６に示すメモリセルの製造工程の第６工
程を示す断面構造図である。

【図４５】図３６に示すメモリセルの製造工程の第７工
程を示す断面構造図である。

【図４６】図３６に示すメモリセルの製造工程の第８工
程を示す断面構造図である。

【図４７】図３６に示すメモリセルの製造工程の第９工
程を示す断面構造図である。

【図４８】図３６に示すメモリセルの製造工程の第１０
工程を示す断面構造図である。

【図４９】図３６に示すメモリセルの製造工程の第１１
工程を示す断面構造図である。

【図５０】図３６に示すメモリセルの製造工程の第１２
工程を示す断面構造図である。

【図５１】図３６に示すメモリセルの製造工程の第１３
工程を示す断面構造図である。

【図５２】図３６に示すメモリセルの製造工程の第１４
工程を示す断面構造図である。

【図５３】図３６に示すメモリセルの製造工程の第１５
工程を示す断面構造図である。

【図５４】図３６に示すメモリセルの製造工程の第１６
工程を示す断面構造図である。

【図５５】図３６に示すメモリセルの製造工程の第１７
工程を示す断面構造図である。

【図５６】図３６に示すメモリセルの製造工程の第１８
工程を示す断面構造図である。

【図５７】図３６に示すメモリセルの製造工程の第１９
工程を示す断面構造図である。

【図５８】図３６に示すメモリセルの製造工程の第２０
工程を示す断面構造図である。

【図５９】ＤＲＡＭの一般的な構成を示すブロック図で
ある。

【図６０】従来のＤＲＡＭのメモリセルの断面構造図で
ある。

【図６１】従来の他のＤＲＡＭのメモリセルの断面構造
図である。

【符号の説明】

１　　ｐ型シリコン基板 ５　　トランスファゲートトランジスタ６　　ソース・
ドレイン領域 ７　　ゲート絶縁膜 ８　　ゲート電極 １０　　ビット線 １１　　第１層間絶縁層 １２　　側壁絶縁層 １５　　キャパシタ １６　　第１セルプレート １７、１７ａ、１７ｂ、１７ｃ、１７ｄ　　誘電体層１
８、１８ａ、１８ｂ、１８ｃ、１８ｄ　　下部電極（ス
トレージノード） １９　　第２セルプレート ２３　　第３セルプレート ２５　　メモリセルアレイ ２８　　コンタクト部

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　半導体基板上に１つのＭＯＳトランジ
   スタと１つのキャパシタからなるメモリセルを複数個配
   列した記憶領域を有する半導体記憶装置であって、前記
   半導体基板の主表面に形成された前記ＭＯＳトランジス
   タの表面上を覆い、かつ前記ＭＯＳトランジスタの一方
   の不純物領域に達する開口部を有する層間絶縁層を備え
   、前記メモリセルのキャパシタは、前記開口部を除く前
   記層間絶縁層の表面上に形成された第１電極層と、前記
   第１電極層の表面上に形成された第１誘電体層と、前記
   層間絶縁層の前記開口部内に形成された第１の部分と、
   この第１の部分に連なり前記第１誘電体層の表面上に選
   択的に延在した第２の部分とを有する第２電極層と、前
   記第２電極層の上部表面および側部表面を覆う第２誘電
   体層と、前記第１誘電体層および前記第２誘電体層の表
   面上に形成された第３電極層とを備え、前記第１電極層
   と前記第３電極層の各々は、前記記憶領域全体にわたっ
   て連続的に延びており、前記記憶領域の周縁部において
   定電位源に接続されている、半導体記憶装置。
2. 【請求項２】　　半導体基板上に１つのＭＯＳトランジ
   スタと１つのキャパシタからなるメモリセルを複数個配
   列した記憶領域を有する半導体記憶装置であって、前記
   半導体基板の主表面に形成された前記ＭＯＳトランジス
   タの表面上を覆い、かつ前記ＭＯＳトランジスタの一方
   の不純物領域に達する開口部を有する層間絶縁層を備え
   、前記メモリセルのキャパシタは、前記開口部を除く前
   記層間絶縁層の表面上に形成された第１電極層と、前記
   第１電極層の表面上に形成された第１誘電体層と、前記
   層間絶縁層の前記開口部内に形成された第１の部分と、
   この第１の部分に連なり前記第１誘電体層の表面上に選
   択的に延在した第２の部分とを有する第２電極層と、前
   記第２電極層の上部表面および側部表面を覆う第２誘電
   体層と、前記第１誘電体層および前記第２誘電体層の表
   面上に形成された第３電極層とを備え、前記第１および
   第３電極層は複数の前記メモリセルの少なくとも２つの
   キャパシタ間において各々連続しており、かつ定電位源
   に接続されている、半導体記憶装置。
3. 【請求項３】　　１つのＭＯＳトランジスタと１つのス
   タックトタイプキャパシタからなるメモリセルを備えた
   半導体記憶装置の製造方法であって、半導体基板の主表
   面に前記ＭＯＳトランジスタを形成する工程と、前記Ｍ
   ＯＳトランジスタが形成された前記半導体基板の主表面
   上を層間絶縁層で覆う工程と、前記層間絶縁層の表面上
   に第１導電層、第１誘電体層および第２導電層を順次形
   成する工程と、前記第１導電層、前記第１誘電体層およ
   び前記第２導電層を選択的にエッチングし、前記ＭＯＳ
   トランジスタの一方の不純物領域に達する開口部を形成
   する工程と、前記第２導電層の表面上および前記開口部
   の内部に絶縁層を形成し選択的にエッチング除去するこ
   とにより少なくとも前記開口部内に露出した前記第１導
   電層の側部表面を覆う側壁絶縁層を形成する工程と、前
   記開口部の内部および前記第２導電層の表面上に第３導
   電層を形成する工程と、前記第３導電層および前記第２
   導電層を所定の形状にパターニングし、前記第１誘電体
   層の表面を部分的に露出させる工程と、前記第３導電層
   および前記第２導電層の表面上に第２誘電体層を形成す
   る工程と、前記第１誘電体層および前記第２誘電体層の
   表面上に第４導電層を形成する工程とを備えた、半導体
   記憶装置の製造方法。