JPH0412564A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH0412564A
JPH0412564A JP2115642A JP11564290A JPH0412564A JP H0412564 A JPH0412564 A JP H0412564A JP 2115642 A JP2115642 A JP 2115642A JP 11564290 A JP11564290 A JP 11564290A JP H0412564 A JPH0412564 A JP H0412564A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体記憶装置に関し、特にいわゆる円筒
型スタックトキャパシタを備えたＤＲＡＭの高集積化構
造およびその製造方法に関するものである。
［従来の技術］ 半導体記憶装置、特にダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）においては、記憶容量の増大と高速応
答性を目指して素子構造の高集積化および微細化に対す
る技術開発が進められている。
第５図は、ＤＲＡＭの構造ブロック図である。
まず、第５図を参照してＤＲＡＭの概略構造について説
明する。一般に、ＤＲＡＭは多数の記憶情報を蓄積する
記憶領域であるメモリセルアレイと、外部との入出力に
必要な周辺回路とから構成される。すなわち、ＤＲＡＭ
５０は、記憶情報のデータ信号を蓄積するためのメモリ
セルアレイ５１と、単位記憶回路を構成するメモリセル
を選択するためのアドレス信号を外部から受けるための
ロウアンドカラムアドレスバッファ５２と、そのアドレ
ス信号を解読することによりメモリセルを指定するため
のロウデコーダ５３およびカラムデコーダ５４と、指定
されたメモリセルに蓄積された信号を増幅して読出すセ
ンスリフレッシュアンプ５５と、データ入出力のための
データインバッファ５６およびデータアウトバッファ５
７と、クロック信号を発生するクロックジェネレータ５
８とを含んでいる。
半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記憶情報を蓄積するためのメモリセルが複
数個配列されて形成されている。
ＤＲＡＭの記憶容量はこのメモリセルアレイ５１に配置
されるメモリセルの個数により規定される。
したがって、特にメモリセルアレイ５１においてメモリ
セルを構成するＭＯＳトランジスタおよびキャパシタの
構造の微細化を図り集積度を向上させるために、種々の
改善が行なわれてきた。たとえば、メモリセルを構成す
るＭＯＳトランジスタではチャネル長の縮小化を行ない
素子構造を微細化するとともに、素子間の分離構造の改
善によって素子間スペースの縮小化も図られてきた。し
かしながら、キャパシタは、キャパシタ容量が対向する
電極間の面積に比例する性質を有すること、および記憶
装置としての記憶動作の信頼性の点から所定量以上の容
量を確保する必要があることから構造の微細化には馴染
まない一面を有していた。
したがって、メモリセルのセル構造の微細化を図りかつ
キャパシタの容量を確保し得るようにキャパシタの構造
の改善が行なわれた。この結果、いわゆる円筒型のスタ
ックトキャパシタセルが考案された。
第６図は、たとえばｒｌ、５Ｖ動作６４ＭＤＲＡＭ用王
冠型積層容量セル」、加賀他第３７回応用物理学関係連
合講演会予稿集第２分冊Ｐ５８２に示されたＤＲＡＭの
断面構造図である。第６図にはメモリセル部分と周辺回
路部分とが示されている。メモリセルは１つのトランス
ファゲートトランジスタ３と１つのキャパシタ１０とか
ら構成される。トランスファゲートトランジスタ３は、
シリコン基板１表面中に形成された１対のソース・ドレ
イン領域６　ａ　Ｎ　６　ｂと、このソース・ドレイン
領域５ａ、６ｂの間のシリコン基板１表面上にゲート絶
縁層５を介して形成されたゲート電極（ワード線）４ｂ
、４ｃとを備える。また、シリコン基板１表面の所定領
域を覆うフィールド酸化膜２の上部には、隣接するメモ
リセルに延びるワード線４ａ、４ｄが形成されている。
ゲート電極（ワード線）４ａ〜４ｄの表面は第１絶縁層
２０で覆われている。
トランスファゲートトランジスタ３の一方のソース・ド
レイン領域６ａにはビット線１５が接続されている。ビ
ット線１５は２層の多結晶シリコン層から構成される。
そしてトランスファゲートトランジスタ３の一方のソー
ス働ドレイン領域６ａに接続される部分は選択ＣＶＤ法
により形成される。ビット線１５の表面は第２の絶縁層
２１により覆われている。
キャパシタ１０は下部電極（ストレージノード）１１、
誘電体層１２および上部電極（セルプレート）１３の積
層構造からなる。下部電極１１はゲート電極４ａ〜４ｄ
あるいはビット線１５の上部に延在するベース部分１１
ａと鉛直上方に延在した立壁部分１１ｂとを有している
。そして、下部電極１１の一部がトランスファゲートト
ランジスタ３の他方のソース・ドレイン領域６ｂに対し
、コンタクト部に埋込まれた多結晶シリコン層を介して
接続されている。キャパシタ１０の容量部分は、この下
部電極１１のベース部分１１ａの表面および立壁部１１
ｂの内外表面で構成される。そして、特にこの立壁部分
１１ｂが容量部分として利用し得ることによりキャパシ
タの平面的な占有面積を増加させることなくキャパシタ
容量を増大することができる。
人出力バッフ７等の周辺回路は多くのＭＯＳトランジス
タ３０を構成要素として含んでいる。ＭＯＳトランジス
タ３０は１対のソース・ドレイン領域３３．３３とゲー
ト絶縁層３２を介して形成されたゲート電極３１とを備
えている。ゲート電極３１の周囲は第１の絶縁層２０に
より覆われている。ソース・ドレイン領域３３．３３に
は層間絶縁層２２中に形成されたコンタクトを通して配
線層１８が接続されている。
［発明が解決しようとする課題］ ところが、従来の円筒型スタックトキャパシタを有する
ＤＲＡＭでは、メモリセル領域と周辺回路部との間で機
能素子の高さに起因して絶縁層や配線層の表面に大きな
段差が生じることが問題となってきた。ＤＲＡＭの製造
工程においては、まずメモリセル領域および周辺回路の
ＭＯＳトランジスタ３．３０がほぼ同一プロセスにより
同時に形成され、その後メモリセル部のキャパシタ１０
が製造される。この段階でメモリセル領域ではシリコン
基板１表面から高い位置にキャパシタ１０が形成されて
おり、また周辺回路ではＭＯＳトランジスタ３０が形成
された状態にある。したがって、この後全面に層間絶縁
層２２を形成した際その表面位置は・メモリセル領域と
周辺回路領域とで大きな段差が生じる。このために、こ
れ以降に行なわれるリソグラフィ工程においては露光装
置の焦点深度よりも大きな段差に対してはパターン精度
が劣化し微細構造を形成することが困難になる。
たとえば、周辺回路において配線層１８をソース・ドレ
イン領域３３に接続させる場合に位置合せ精度の悪化が
生じ、これを防止するためにソース・ドレイン領域３３
の拡散幅を大きく設定せざるを得ない状況が生じる。こ
れによってトランジスタの微細化が妨げられることにな
る。
したがって、この発明は上記のような問題点を解消する
ためになされたもので、周辺回路のトランジスタ構造の
微細化が可能な円筒型スタックトキャパシタを有するＤ
ＲＡＭの高集積化構造およびその製造方法を提供するこ
とを目的とする。
［課題を解決するための手段］ この発明による半導体記憶装置は、半導体基板の主表面
上に１つのＭＯＳトランジスタと１つのキャパシタから
構成されるメモリセルを複数個備えたメモリセル領域と
、このメモリセル領域に対して所定の記憶情報の書込・
読出動作を行なわせるための周辺回路を備えている。そ
して、該半導体記憶装置は、半導体基板中に形成された
１対の第１不純物領域と、１対の第１不純物領域の間の
半導体基板上に形成された第１ゲート電極とを有するメ
モリセル用ＭＯＳトランジスタと、半導体基板中に形成
された１対の第２不純物領域と、１対の第２不純物領域
の間の半導体基板上に形成された第２ゲート電極とを有
する周辺回路用ＭＯＳトランジスタとを備える。さらに
、メモリセル用ＭＯＳトランジスタの一方の不純物領域
に接続された第１の導電層と、メモリセル用ＭＯＳトラ
ンジスタの他方の不純物領域に接続されたキャパシタの
下部電極となる第２の導電層と、周辺回路用ＭＯＳトラ
ンジスタの一方の不純物領域に接続され、かつ周辺回路
用ＭＯＳトランジスタの第２ゲート電極の上部に延在し
メモリセル領域の第１の導電層と同一材料からなる第３
の導電層と、周辺回路用ＭＯＳトランジスタの他方の不
純物領域に接続され、かつ周辺回路用ＭＯＳトランジス
タの第２ゲート電極の上部に延在しメモリセル領域の第
２の導電層と同一材料からなる第４の導電層とを備えて
いる。
さらに他の発明による、１つのＭＯＳトランジスタと１
つのスタックトキャパシタを有するメモリセルと、ＭＯ
Ｓトランジスタを有する周辺回路とを備えた半導体記憶
装置の製造方法は、以下の工程を備える。
ａ１半導体基板の主表面上のメモリセル領域と、周辺回
路領域とにＭＯＳトランジスタを形成する工程。
ｂ１半導体基板上の全面に第１導電層を形成し、パター
ニングすることによってメモリセルのＭＯＳトランジス
タの一方の不純物領域に接続された電極層を形成すると
ともに、周辺回路のＭＯＳトランジスタの一方の不純物
領域に接続され、少なくともゲート電極の上部に延在し
た第１配線層を形成する工程。
ｃ１電極層および第１配線層の表面を絶縁層で覆う工程
、 ｄ１半導体基板上の全面に第２の導電層を構成し、パタ
ーニングすることによってメモリセルのＭＯＳトランジ
スタの他方の不純物領域に接続されるキャパシタの下部
電極を形成するとともに、周辺回路のＭＯＳトランジス
タの他方の不純物領域に接続され、少なくともゲート電
極の上部に延在した第２配線層を形成する工程。
［作用コ 周辺回路のＭＯＳトランジスタのソース・ドレイン領域
に接続され、かつゲート電極上などに延在した第３およ
び第４の導電層は、たとえば隣接するＭＯＳトランジス
タ間の内部配線層として利用される。さらに、ソース・
ドレイン領域に接続される配線層を第３および第４の導
電層を介してソース・ドレイン領域に接続することがで
きる。
したがって、配線層とソース・ドレイン領域の拡散幅を
縮小可能とすることによりＭＯＳトランジスタの素子構
造の微細化が図れる。
さらに、この周辺回路のＭＯＳトランジスタの第３およ
び第４の導電層をメモリセルの第１および第２の導電層
と同一工程で形成された導電層をパターニングすること
により形成したため、新たな製造工程を追加することな
く周辺回路のＭＯＳトランジスタの第３および第４の導
電層を形成することができる。
［実施例］ 以下、この発明の一実施例について図を用いて説明する
。
第１図は、この発明の第１の実施例によるＤＲＡＭのメ
モリセルアレイの平面構造図であり、第２図はメモリセ
ルアレイ部と周辺回路部の断面図構造図である。さらに
、第２図におけるメモリセル部の断面構造は第１図中の
切断線ｎ−ｎに沿った方向からの断面図を示している。
両図を参照して、Ｐ型シリコン基板１表面の所定領域に
は素子間分離のためのフィールド酸化膜２が形成されて
いる。このフィールド酸化膜２に覆われた素子形成領域
にはメモリセルが形成されている。メモリセルは１つの
トランスファゲートトランジスタ３とこれに接続される
１つのキャパシタ１０とから構成される。
トランスファゲートトランジスタ３は１対のソース・ド
レイン領域６ａｓ６ｂと、このソース・ドレイン領域６
　ａ　ｓ　６　ｂの間のシリコン基板上にゲート絶縁層
５を介在させて形成されたゲート電極４ｂ、４ｃとを備
える。ソース・ドレイン領域５ａ、６ｂはいわゆるＬＤ
Ｄ構造を有している。
ゲート電極４ｂ、４ｃはワード線の一部から構成されて
いる。また、フィールド酸化膜２の上部には隣接される
メモリセルのゲート電極となるべきワード線４ｄ、４ｅ
が形成されている。ゲート電極４ｂ、４ｃｓワード線４
ｄ、４ｅの表面は第１絶縁層２０に覆われている。
ビット線（第１の導電層）１５はワード線４ｂ〜４ｅの
上部であってこのワード線４ｂ〜４ｅに直交する方向に
延在し、その一部がトランスファゲートトランジスタ３
の一方のソース・ドレイン領域６ｂに接続されている。
このビット線１５はたとえば導電性を有する多結晶シリ
コン、高融点金属層、あるいは多結晶シリコンと金属シ
リサイドの２層構造等が用いられる。そして、ビット線
１５の表面は第２絶縁層２１によって覆われている。
キャパシタ１０は下部電気（ストレージノード：第２の
導電層）１１、誘電体層１２および上部電極（セルプレ
ート）１３の積層構造からなる。下部電極１１はトラン
スファゲートトランジスタ３の一方のソース・ドレイン
領域６ａに接続されるベース部分１１ａと、ベース部分
１１ａの周縁部から鉛直上方に突出する立壁部１１ｂの
２層構造からなる。ベース部分１１ａは膜圧２００ＯＡ
程度に形成され、また立壁部１１ｂは膜圧５００人程度
に形成されている。この下部電極１１の多結晶シリコン
中には不純物が１Ｑ２０／ｃｍ３以上導入されている。
誘電体層１２は酸化膜、窒化膜あるいは酸化膜と窒化膜
の複合膜さらには５酸化タンタル（Ｔ　ａ２０ｓ　）　
、ハフニウム酸化膜（Ｈａ０２）などが用いられる。上
部電極１３は導電性が付与された多結晶シリコン層、あ
るいは金属層からなる。このキャパシタの立壁部１１ｂ
の高さは必要とされるキャパシタ容量から設定されるも
のであり、たとえばシリコン基板１表面から１〜２μｍ
程度に形成される。
周辺回路部は回路の構成素子としてＭＯ３ｈラントラン
ジスタ含んでいる。周辺回路のＭＯＳトランジスタ３０
はメモリセルのトランスファゲートトランジスタ３と同
じく、１対のソース・ドレイン領域３３　ａ１３３　ｂ
ｓアゲート縁層３２およびゲート電極３１とを備えてい
る。ソース・ドレイン領域３３ａ、３３ｂはトランジス
タのチャネル領域を挟んで対向配置された低濃度領域と
これに連なる高濃度領域からなるいわゆるＬＤＤ構造を
有している。ゲート電極３１の表面は第１絶縁層２０よ
り覆われている。一方のソース・ドレイン領域３３ａに
は第１のソース・ドレイン用導電層（第３の導電層）が
接続されている。この第１ソース・ドレイン用導電層１
６はビット線１５と同じ材料で形成され、その一端はフ
ィールド酸化膜２の上部に、またその他端は第１絶縁層
２０を介してゲート電極３１の上部に延在している。さ
らに、隣接するＭＯＳトランジスタ間に延在し所定の回
路を構成するための配線層として使用される。ＭＯＳト
ランジスタ３０の他方のソース・ドレイン領域３３ｂに
は第２ソース・ドレイン用導電層（第４の導電層）１７
が形成されている。第２ソース・ドレイン用導電層１７
はその一部が第２絶縁層２１を介して第１ソース・ドレ
イン用導電層１６の上部に乗上げている。
メモリセル部および周辺回路部において素子の表面上は
比較的平坦化された表面を持つ層間絶縁層２２によって
覆われる。そして、層間絶縁層２２の表面上には所定パ
ターンの配線層１８が形成される。図示された周辺回路
部では配線層１８は層間絶縁層２２中に形成されたコン
タクトホール２５を通してＭＯＳトランジスタ３０に接
続された第１および第２ソース・ドレイン用導電層１６
．１７に接続されている。このコンタクトホール２５は
ソース・ドレイン領域３３ａ、３３ｂと配線層１８とを
電気的に接続するために形成されるものであるが、その
形成位置は第１および第２ソース・ドレイン用導電層１
６．１７の表面上であればどの位置でも構わない。した
がって、ソース・ドレイン領域３３　ａ、　３３　ｂの
拡散幅を微細化しても配線層１８との良好な接続をとる
ことが可能となる。これによって周辺回路部のＭＯＳト
ランジスタ３０の構造を微細化することが可能となる。
次に、第２図に示すＤＲＡＭの主要な製造工程について
第３Ａ図ないし第３１図を用いて説明する。第３Ａ図な
いし第３１図は、ＤＲＡＭの製造工程に従って順に示し
た製造工程断面図である。
まず、第３Ａ図を参照して、ｐ型シリコン基板１表面上
の所定領域にＬＯＣＯ８法を用いて素子間分離のための
フィールド酸化膜２を形成する。
次に、第３Ｂ図を参照して、たとえば熱酸化法を用いて
ｐ型シリコン基板１表面に膜圧１００〜１２０Ａ程度の
ゲート酸化膜５．３２を形成する。
さらに、ゲート酸化膜５．３２の表面上に膜圧１０００
〜２００ＯＡ程度の多結晶シリコン層および酸化膜を形
成した後、所定の形状にパターニングする。これによっ
てゲート電極（ワード線）４ｂ〜４ｅおよびゲート電極
３１が形成される。次に、このゲート電極４ｂ〜４ｅお
よびゲート電極３１をマスクとしてシリコン基板１中に
ｎ型不純物をイオン注入しトランスファゲートトランジ
スタ３のソース−ドレイン領域６ａ、６ｂの低濃度領域
およびＭＯＳトランジスタ３０のソース・ドレイン領域
３３ａ、３３ｂの低濃度領域を形成する。さらに、全面
に酸化膜を堆積した後異方性エツチングを施し、ゲート
電極４ｂ〜４ｅおよびゲート電極３１の側壁に絶縁層を
形成する。これによってゲート電極４ｂ〜４ｅ、３１の
表面が第１絶縁層２０によって覆われる。次に、この絶
縁層２０をマスクとしてシリコン基板ｌ中に高濃度のｎ
型不純物を導入しトランスファゲートトランジスタ３の
ソース−ドレイン領域６ａｓ６ｂの高濃度領域およびＭ
ＯＳトランジスタ３０のソース・ドレイン領域３３ａ、
３３ｂの高濃度領域を形成する。
さらに、第３Ｃ図を参照して、シリコン基板１の表面上
の全面にドープトポリシリコン層および酸化膜を膜圧１
０００〜２００ＯＡ程度堆積し、フォトリソグラフィお
よびエツチング法を用いて所定の形状にパターニングす
る。これによりメモリセル部ではビット線１５が形成さ
れ、周辺回路部においては第１ソース・ドレイン用導電
層１６が形成される。その後、ビット線１５および第１
ソース・ドレイン用導電層１６の表面を第２絶縁層２１
で覆う。
さらに、第３Ｄ図を参照して、シリコン基板上の全面に
ドープトポリシリコン層を膜圧２０００人程度堆積し、
所定の形状にパターニングする。
これによりメモリセル部ではキャパシタの下部電極１１
の一部を構成する多結晶シリコン層１１０ａが形成され
、周辺回路部ではＭＯＳトランジスタ３０の第２ソース
・ドレイン用導電層１７が形成される。第２ソース・ド
レイン用導電層１７はその一端が第１ソースφドレイン
用導電層１６の上部に乗上げてパターニングされる。な
お、図示されてはいないが、この第１および第２のソー
ス・ドレイン用導電層１６．１７は平面的には隣接する
素子間を連結する配線パターン形状に構成してもよい。
さらに、第３Ｅ図に示すように、メモリセル部および周
辺回路部の全面に厚い酸化膜層３５をＣＶＤ法を用いて
形成する。
さらに、第３Ｆ図を参照して、酸化膜層３５の表面上に
レジスト３６を塗布し、メモリセル部のレジスト３６を
所定の形状にパターニングする。
そして、このレジスト３６をマスクとして酸化膜層３５
をエツチング除去する。これにより、メモリセル部にお
いてビット線１５の上部およびフィールド酸化膜２の上
部にのみキャパシタ形成用の酸化膜３５ａが形成される
。
さらに、第３Ｇ図を参照して、ＣＶＤ法を用いて全面に
ドープトポリシリコン層１１０ｂを膜厚５００人程変形
成する。
さらに第３Ｈ図を参照して、再度レジストを全面に厚く
塗布しその後エッチバックを施す。これによってメモリ
セル部のキャパシタ形成用酸化膜３５ａの上部に形成さ
れたドープトポリシリコン層１１０ｂの表面部分を露出
させる。その後、周辺回路部のドープトポリシリコン層
１１０ｂの表面上のみをレジスト３７で覆う。そして、
メモリセル部の露出したドープトポリシリコン層１１０
ｂと酸化膜３５ａを選択的に除去し、キャパシタ１０の
下部電極の立壁部１１ｂを形成する。
さらに、第３Ｉ図を参照して、メモリセル部において、
隣接するキャパシタの立壁部１１ｂ、１１ｂの間の下面
に延在したドープトポリシリコン層１１０ａを異方性エ
ツチングにより除去する。
これによりキャパシタの下部電極１１が完成する。
その後、レジスト３７を除去する。そして、キャパシタ
の下部電極１１の表面上に誘電体層１２を形成し、さら
にその表面上にドープトポリシリコン層１３０を堆積す
る。このとき、周辺回路部においてはドープトポリシリ
コン層１１０ｂの上面に誘電体層およびドープトポリシ
リコン層１３０が形成される。
その後、第３１図を参照して、ドープトポリシリコン１
３０および誘電体層１２を所定の形状にパターニングし
、キャパシタ１０の誘電体層１２および上部電極３３が
形成される。このパターニングにより、周辺回路部にお
いてはドープトポリシリコン層１１０ｂ、誘電体層およ
びドープトポリシリコン層１３０を除去する。その後、
シリコン基板１表面上の全面に層間絶縁層２２をその表
面を平坦化するように堆積する。そして、周辺回路部に
おいて、層間絶縁層２２中の所定位置にＭｏ８トランジ
スタ３０の第１および第２のソース・ドレイン用導電層
１６．１７に達するコンタクトホール２５を形成する。
このコンタクトホール２５形成のための位置決めは、第
１および第２のソース・ドレイン用導電層１６．１７の
表面領域内で行なえばよい。
その後、メモリセル部および周辺回路部全面に配線層を
所定形状にパターニングして第２図に示すＤＲＡＭが製
造される。
このように、周辺回路のＭｏＳトランジスタ３０の第１
および第２のソース・ドレイン用導電層１６．１７はメ
モリセル部におけるビット線１５およびキャパシタ１０
の下部電極１１の製造工程と同時に行なわれるため、新
たな製造工程の追加をする必要がない。
次に、第１の実施例の変形例について説明する。
第４図は、第２図に相当するＤＲＡＭの断面構造図であ
る。この変形例は、周辺回路部においてｎＭＯＳトラン
ジスタ３０ａと９ＭＯＳトランジスタ３０ｂとが並設さ
れている場合について示している。ｎＭｏ８トランジス
タ３０ａはｐ型シリコン基板１表面に形成されたｐウェ
ル２６中に形成され、また９ＭＯＳトランジスタ３０ｂ
はｎウェル領域２７中に形成されている。そして、ｎＭ
ＯＳトランジスタ３０ａのゲート電極３１ａ中にはｎ型
不純物が導入され、また９ＭＯＳトランジスタ３０ｂの
ゲート電極３１ｂ中にはｐ型不純物が導入されている。
また、メモリセル部においては、トランスファゲートト
ランジスタ３はゲート電極４ｂｓ４ｃ中にｎ型不純物が
含まれたｎＭＯＳトランジスタが構成されている。
上記実施例においては、周辺回路部のＭｏ８ｈランジス
タの第１および第２のソース・ドレイン用導電層１６．
１７はドープトポリシリコンの場合について説明したが
、これに限定されることなく、ビット線１５あるいはキ
ャパシタ１０の下部電極１１ａの材料と同一材料の高融
点金属層、高融点シリサイド層などを用いることができ
る。
また、上記実施例においては、周辺回路部としてＭＯＳ
トランジスタを用いた場合を例示したが、これに限定さ
れるものではなく、たとえばＣＭＯＳトランジスタ構造
などにも適用することができる。
［発明の効果コ この発明による半導体記憶装置は、周辺回路部に含まれ
るＭｏ８トランジスタのソース・ドレイン領域にコンタ
クトされる第３および第４の導電層を用いて配線層との
コンタクトを行なうようにしたので、周辺回路部におけ
るＭｏ８トランジスタ構造の微細化を図ることができる
。また、この第３および第４の導電層をメモリセル部の
第１導電層および第２導電層と同一プロセスにおいて同
時に形成するように構成したので、製造工程を増加させ
ることなく周辺回路部の微細化構造を実現することが可
能となった。
【図面の簡単な説明】
第１図は、この発明の第１の実施例によるＤＲＡＭのメ
モリセルの平面構造図である。第２ｒＥｌは、この発明
によるＤＲＡＭのメモリセル部および周辺回路部の断面
構造を模式的に示した断面構造図である。そして、第２
図中のメモリセル部は第１図中における切断線■−Ｈに
沿った方向からの断面図である。第３Ａ図、第３Ｂ図、
第３Ｃ図、第３Ｄ図、第３Ｅ図、第３Ｆ図、第３Ｇ図、
第３Ｈ図、第３１図および第３Ｊ図は、第２図に示され
るＤＲＡＭの製造工程断面図である。第４図は、この発
明による実施例の変形例を示すＤＲＡＭの断面構造図で
ある。 第５図は、−船釣なりＲＡＭの構造を示すブロック図で
ある。第６図は、従来の円筒型スタックトキャパシタを
備えたＤＲＡＭの断面構造模式図である。 図において、１はｐ型シリコン基板、３はトランスファ
ゲートトランジスタ、４ａ〜４ｅはゲート電極（ワード
線）、６ａ、６ｂはソース・ドレイン領域、１０はキャ
パシタ、１１は下部電極（ストレージノード）、ｌｌａ
は下部電極１１のベース部分、ｌｌｂは下部電極の立壁
部分、１２は誘電体層、１３は上部電極（セルプレート
）、１５はビット線、１６は第１ソース・ドレイン用導
電層、１７は第２ソース・ドレイン用導電層、３０．３
０ａ、３０ｂは周辺回路部におけるＭＯＳトランジスタ
、３１はゲート電極、３２はゲート絶縁層、３３ａｓ　
３３ｂはソース・ドレイン領域を示している。 なお、図中同一符号は、同一または相当部分を示す。 メモリｔ１し音ｐ ８２図 同Ｉ研 ｌｌ

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板の主表面上に、１つのＭＯＳトランジ
    スタと１つのキャパシタから構成されるメモリセルを複
    数個備えたメモリセル領域と、このメモリセル領域に対
    して所定の記憶情報の書込・読出動作を行なわせるため
    の周辺回路とを備えた半導体記憶装置であって、 前記半導体基板中に形成された１対の第１不純物領域と
    、前記１対の第１不純物領域の間の前記半導体基板上に
    形成された第１ゲート電極とを有するメモリセル用ＭＯ
    Ｓトランジスタと、 前記半導体基板上に形成された１対の第２不純物領域と
    、前記１対の第２不純物領域の間の前記半導体基板上に
    形成された第２ゲート電極とを有する周辺回路用ＭＯＳ
    トランジスタと、 前記メモリセル用ＭＯＳトランジスタの一方の前記第１
    不純物領域に接続された第１の導電層と、前記メモリセ
    ル用ＭＯＳトランジスタの他方の前記第１不純物領域に
    接続された前記キャパシタの下部電極となる第２の導電
    層と、 前記周辺回路用ＭＯＳトランジスタの一方の前記第２不
    純物領域に接続され、かつ前記周辺回路用ＭＯＳトラン
    ジスタの前記第２ゲート電極の上部に延在した、前記メ
    モリセル領域の前記第１の導電層と同一材料からなる第
    ３の導電層と、前記周辺回路用ＭＯＳトランジスタの他
    方の前記第２不純物領域に接続され、かつ前記周辺回路
    用ＭＯＳトランジスタの前記第２ゲート電極の上部に延
    在し、前記メモリセル領域の前記第２の導電層と同一材
    料からなる第４の導電層とを備えた、半導体記憶装置。
  2. （２）１つのＭＯＳトランジスタと１つのスタックトキ
    ャパシタを有するメモリセルと、ＭＯＳトランジスタを
    有する周辺回路とを備えた半導体記憶装置の製造方法で
    あって、 半導体基板の主表面上のメモリセル領域と周辺回路領域
    とにＭＯＳトランジスタを形成する工程と、 前記半導体基板上の全面に第１導電層を形成し、パター
    ニングすることによって、前記メモリセルのＭＯＳトラ
    ンジスタの一方の不純物領域に接続された電極層を形成
    するとともに、前記周辺回路のＭＯＳトランジスタの一
    方の不純物領域に接続され少なくともゲート電極の上部
    に延在した第１配線層を形成する工程と、 前記電極層および前記第１配線層の表面を絶縁層で覆う
    工程と、 前記半導体基板上の全面に第２の導電層を形成し、パタ
    ーニングすることによって、前記メモリセルのＭＯＳト
    ランジスタの他方の不純物領域に接続される前記キャパ
    シタの下部電極を形成するとともに、前記周辺回路のＭ
    ＯＳトランジスタの他方の不純物領域に接続され、少な
    くとも前記ゲート電極の上部に延在した第２配線層を形
    成する工程とを備えた、半導体記憶装置の製造方法。
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