JPH03155663A

JPH03155663A - 半導体装置およびその製造方法

Info

Publication number: JPH03155663A
Application number: JP1319521A
Authority: JP
Inventors: Toshinori Morihara; 森原　敏則; Wataru Wakamiya; 若宮　亙
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-08-21
Filing date: 1989-12-08
Publication date: 1991-07-03
Anticipated expiration: 2011-01-29
Also published as: JPH088343B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コこの発明は、半導体装置に関し、特に半導体装置の高集
積化、微細化に不可欠な平坦化技術に関するものである
。

［従来の技術］半導体装置、特に半導体メモリにおいては記憶８量の増
大と高速応答性を自掃して素子構造の高集積化および微
細化に対する技術開発が進められている。

第５図は、ＤＲＡＭ（Ｄｙｎａｍｉｃ　　Ｒａｎｄｏｍ
　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）の構造ブロック図
である。まず第５図を参照してＤＲＡＭの概略構造につ
いて説明する。一般に、ＤＲＡＭは多数の記憶情報を蓄
積する記憶領域であるメモリセルアレイと、外部との入
出力に必要な周辺回路とから構成される。すなわち、Ｄ
ＲＡＭ５０は、記憶情報のデータ信号を蓄積するための
メモリセルアレイ５１と、単位記憶回路を構成するメモ
リセルを選択するためのアドレス信号を外部から受ける
ためのロウアンドカラムアドレスバッファ５２と、その
アドレス信号を解読することによりメモリセルを指定す
るためのロウデコーダ５３およびカラムデコーダ５４と
、指定されたメモリセルに蓄積された信号を増幅して読
出すセンスリフレッシュアンプ５５と、データ入出力の
ためのデータインバッファ５６およびデータアウトバッ
ファ５７と、クロック信号を発生するクロックジェネレ
ータ５８とを含んでいる。

半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記憶情報を蓄積するためのメモリセルが複
数個配列されて形成されている。

第６図は、メモリセルアレイ５１を構成するメモリセル
の４ビット分の等価回路図を示している。

図示されたメモリセルは、１個のＭＯＳ（Ｍｅｔａｌ　
　０ｘｉｄｅ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）トラン
ジスタ５と、これに接続された１個のキャパシタ６とか
ら構成されるいわゆる１素子メモリセルを示している。

次に、ＤＲＡＭの主要部の断面構造およびその主要製造
工程について説明する。第７Ａ図ないし第７Ｄ図は、Ｄ
ＲＡＭのメモリセル領域３とセンスアンプ等の周辺回路
が形成される周辺領域４の断面構造を模式的に示した断
面模式図である。第６図に対応して、第７Ａ図のメモリ
セル領域３には２ビット分のメモリセルが表示されてい
る。さらに、周辺領域４には１つのＭＯＳトランジスタ
１５が代表的に示されている。

第７Ａ図を参照して、半導体基板１の主表面上にはフィ
ールド分離酸化膜２によって分離されたメモリセル領域
３および周辺ｎｎ域４が形成されている。メモリセル領
域３のメモリセルは１つのＭＯＳトランジスタ５と１つ
のキャパシタ６とから構成されている。ＭＯＳトランジ
スタ５は１対のソース・ドレイン領域９．９と、ゲート
酸化膜７を介して形成されたゲート電極８ａとを備えて
いる。またキャパシタ６は下部電極（ストレージノード
）１２と、誘電体層１３および上部電極（セルプレート
）１４とから構成される。このキャパシタ６はいわゆる
スタックドキャパシタと称される。そして、キャパシタ
６の一方端部は絶縁膜を介してゲート電極８ａの上部に
延在し、さらに他方はフィールド酸化膜２の上部を通過
するワード線８ｂの上部に絶縁膜を介して延在している
。このようなスタックドキャパシタ６は半導体基板１の
平面占有面積を減少し、かつキャパシタ容量を確保し得
る構造として微細化構造に適する。一方で、キャパシタ
６がＭＯＳ）ランジスタのゲート電極上などに乗上げる
ため、キャパシタ６の上部電極１４の表面位置は半導体
基板１の主表面から高く形成される。

また、半導体基板１上の周辺領域４には、たとえばＭＯ
Ｓ）ランジスタ１５が形成される。そして、このメモリ
セル領域３および周辺領域４の表面上に全面に酸化膜な
どの層間絶縁層２３が形成される。層間絶縁層２３の表
面２３ａは半導体基板１表面に形成されたＭＯＳ）ラン
ジスタやキャパシタなどの表面形状を反映する。このた
めに、メモリセル領域３においては高く、また周辺領域
４においては相対的に低い段差を有する形状に形成され
る。

次に、第７Ｂ図を参照して、層間絶縁層２３の所定領域
にコンタクトホール２０が形成される。

さらに、コンタクトホール２０の内部および層間絶縁層
２３の表面上にたとえばアルミニウムなどの金属層２２
ａを形成する。さらに、その表面上にレジスト２６を塗
布する。この工程において、レジスト２６の表面は層間
絶縁層２３および金属層２２ａの表面形状を反映して段
差起伏の激しい表面形状が形成される。なお、メモリセ
ル領域３に位置するレジスト表面と周辺領域４に位置す
るレジスト表面との段差が図中Ｓで示されている。

次に、露光用マスク２９を用いたフォトリングラフィ法
によってレジスト２６が所定の形状に露光現像処理され
てバターニングされる。さらにパタニングされたレジス
トマスク２６を用いて金属層２２ａを所定の形状にエツ
チングする。これによって配線層、本例ではビット線２
２が形成される。

さらに、第７Ｃ図を参照して、ビット線２２の表面上に
さらに層間絶縁層２４が形成される。

さらに、第７Ｄ図を参照して、層間絶縁層２４の表面上
に配線層２５が形成される。

以上の工程により、ＤＲＡＭが製造される。

［発明が解決しようとする課題］一方、半導体装置の高集積化に陣ない、各回路素子を形
成するパターンサイズは縮小化されてきている。このた
めに、バターニングに使用される露光装置も解像度の優
れた特性が要求され、光源の波長が短いものが使用され
るようになってきている。このために、露光装置の焦点
深度は益々浅くなってきている。露光装置は、通常、焦
点深度を越えた投影面に露光すると像にぼけが生じ解像
度の低下を引き起こす。このような背景をもとに、従来
のＤＲＡＭの製造工程について再度説明する。

第７Ｂ図に示すビット線２２のパターニング工程におい
ては、レジスト２６の表面に、特にメモリセル領域３と
周辺領域４との表面において段差Ｓが生じている。した
がって、露光装置の焦点深度がこの段差Ｓより浅いよう
な場合には金属層２２ａ（ビット線）のパターニング精
度が劣化する。

そして、バターニングされたビット線２２には線細り等
が生じ、配線トラブルの原因となる。このように、その
表面上に配線層などが形成される層間絶縁層の表面の段
差は、配線パターニングの性能を劣化させ、配線層の信
頼性を低下させるため大きな問題となる。

このような問題を解消するための一例として、たとえば
ｒＡ　ＨＡＬＦ　ＭＩＣＲＯＮ　ＴＥＣＨＮＯＬＯＧＹ
　ＦＯＲＡＮ　ＥＸＰＥＲＩＭＥＮＴＡＬ　１８　ＭＢ
ＩＴ　ＤＲＡＭ　ＬＩＳＩＮＧ　１−ＬＩＮＥ　５ＴＥ
ＰＰＥＲＪＹ、Ｋａｖａｌｌｏｔｏ　ａｔ　ａｌ、　１
９ＨＳＹＭＰＯ３ＩＵＭ　ＯＮ　Ｖｌ、３１　ＴＥＣＨ
ＮＯＬＯ（ｉＹ、　ＩＥＥＥ　ＣＡＴ、　Ｎｏ、８８　
ＣＨ−２５９７−８Ｐｌｇに示されるスタックドキャパ
シタセルを有するＤＲＡＭが考案されている。本例にお
けるＤＲＡＭは、半導体基板表面のメモリセルを形成す
る部分を選択酸化法で酸化し、その後酸化膜を除去する
ことで深さ０．８μｍの凹部を形成している。そして、
この凹部にメモリセルを形成し、凹部が形成されていな
い半導体基板の主表面に周辺回路を形成している。メモ
リセルはスタックドキャパシタを備えるため、積層高さ
が高くなる。したがって、半導体基板表面の凹部にメモ
リセルを形成することにより周辺回路領域との段差を低
減し、上記のりソゲラフイエ程におけるパターニング精
度の劣化を防止しようしている。しかしながら、本例に
おいては、たとえば周辺領域との段差を露光装置の焦点
深度以下に抑えることを主眼としたものであり、段差の
低減の程度にも限界がある。さらに、従来は周辺領域と
ほとんど段差が生じなかったワード線やストレージノー
ドなどについても凹部に形成することによって新たに段
差を生じることとなる。

この発明は、上記のような問題点を解消するためになさ
れたもので、各々積層高さの異なる半導体素子の表面上
を覆う絶縁層を平坦化し、各素子間を接続する配線層を
平坦に形成することができる半導体装置およびその製造
方法を提供することを目的とする。

［課題を解決するための手段］この発明による半導体装置は、主表面を有し、その表面
上の所定位置に形成された素子針＃領域と、この素子分
離領域によって囲まれた複数個の素子形成領域とを有す
る半導体基板と、半導体基板上の少なくとも１つの素子
形成領域上に相対的に高く積層して形成された第１半導
体素子と、半導体基板上の素子形成領域上にト目対的に
低く積層して形成された第２半導体素子と、少なくとも
第１半導体素子と第２半導体素子との表面上を覆い、平
坦化された上部表面を有する層間絶縁層と、平坦な絶縁
層の上に形成された配線層とを備えている。

また、他の発明による半導体装置の製造方法は、半導体
基板の主表面上に形成された半導体素子の表面上を覆い
、かつ平坦な上部表面を宜する層間絶縁層を備えた半導
体装置の製造方法で、以下の工程を含む。

ａ、　所定の半導体素子が形成された半導体基板の主表
面上に絶縁層を形成する工程。

ｂ、　絶縁層の表面をエツチング除去し、表面を平坦化
する工程。

Ｃ９絶縁層の平坦化された表面上に配線層を形成する工
程。

［作用］この発明による半導体装置は、種々の半導体素子の表面
上を覆う層間絶縁層の表面が平坦化されている。そして
、この平坦化された表面上に配線層を形成するように構
成している。したがって、配線層のパターニング工程に
おいて、露光装置の焦点深度の影響を受けることなく微
細パターンの配線層を形成することができる。そして、
パターン精度の向上により配線層の信頼性も向上する。

［実施例］以下、本発明の一実施例を図を用いて説明する。

第１図は、本発明の一実施例によるＤＲＡＭの断面構造
図である。

この第１図には、ＤＲＡＭのメモリセル領域３と周辺領
域４とが模式的に示されている。まず、メモリセル領域
３には２ビット分のメモリセルが示されている。メモリ
セルは、１個のＭＯＳ）ランジスタ５と１つのキャパシ
タ６とから構成されている。また、周辺領域４は周辺回
路に含まれるＭＯＳ）ランジスタ１５が代表的に示され
ている。

メモリセル領域３および周辺領域４は各々半導体基板１
の表面上に選択的に形成されたフィールド分離酸化膜２
によって各々絶縁分離されている。

メモリセルに含まれるＭＯＳトランジスタ５は、半導体
基板１表面に形成された１対の不純物領域９．９と、薄
いゲート酸化膜７を介して形成されたゲート電極８ａと
を備える。不純物領域９は、相対的に高濃度の不純物領
域９ａ、９Ｃと、相対的に低濃度の不純物領域９ｂ、９
ｄとのいわゆるＬＤＤ　（Ｌｉｇｈｔ　ｌｙ　　Ｄｏｐ
ｅｄ　　ＤｒａＬｎ）構造を構成している。また、ゲー
ト電極８ａはワード線の一部によって構成されている。

キャパシタ６は多結晶シリコンなどの導電材料からなる
下部電極１２と、この下部電極１２の表面上に形成され
た誘電体層１３および多結晶シリコンなどからなる上部
電極１４とから構成される。

下部電極１２は、その一部がＭＯＳ）ランジスタ５の一
方の不純物領域９に接続されている。また、下部電極１
２は、ゲート電極８ａの上部からフィールド分離酸化膜
２の上部を通るワード線８ｂの上面にまで延在している
。さらに、その一部は鉛直上方に延びた円筒状の立壁部
１２ｂを有している。この円筒状の立壁部１２ｂにより
下部電極１２の表面積は従来のスタックドキャパシタに
比べて増大する。

周辺領域４に形成されるＭＯＳトランジスタ１５は、半
導体基板１表面に形成された１対の不純物領域１８．１
８と、薄いゲート酸化膜１６を介して形成されたゲート
電極１７とを備える。不純物領域１８は相対的に高濃度
の不純物領域１８ａと、相対的に低濃度の不純物領域１
８ｂとのＬＤＤ構造を構成している。

半導体基板１表面上のメモリセル領域３および周辺領域
４の上面は膜厚の厚い層間絶縁層２３で覆われている。

層間絶縁層２３は半導体基板１表面の鉛直上方に高く形
成された円筒形状のスタックドキャパシタ６の上面を完
全に覆って形成されている。さらにその表面はメモリセ
ル領域３と周辺領域４の上部において等しく平坦に形成
されている。層間絶縁層２３の中にはメモリセルのＭＯ
Ｓトランジスタ５の一方不純物領域９に達するコンタク
トホール２０が形成されている。そして、ビット線２２
はこのコンタクトホール２０の内部および・層間絶縁層
２３の平坦な表面上に形成されている。

このように、半導体基板１表面上のメモリセル領域３お
よび周辺領域４の両方を均一に覆う層間絶縁膜２３はそ
の表面に段差が形成されていない。

したがって、この層間絶縁層２３の表面上に形成される
配線層、たとえばビット線２２は平坦な形状に形成され
る。

次に、第２八図ないし第２Ｎ図を用いて上記のＤＲＡＭ
の製造工程について説明する。

まず、第２Ａ図において、半導体基板１表面の所定領域
にＬＯＧＯ３（Ｌｏｃａｌ　　０ｘｉｄａｔｉｏｎ　　
ｏｆ　　５ｉｌｉｃｏｎ）法を用いて厚いフィールド分
離酸化膜２．２を形成する。このフィールド分離酸化ａ
２により、分離されたメモリセル領域３および周辺領域
４が構成される。

次に、第２Ｂ図において、半導体基板１表面を熱酸化し
てフィールド分離酸化′ＩＡ２に囲まれた半導体基板表
面に膜厚２００八程度のシリコン酸化膜を形成する。続
いて、減圧ＣＶＤ法により膜厚２０００Ａ程度の多結晶
シリコン層を形成する。

さらに、その表面上にＣＶＤ法を用いて膜厚２０００Ａ
程度のシリコン酸化膜を形成する。そして、フォトリソ
グラフィ法およびエツチング法を用いてシリコン酸化膜
、多結晶シリコン層およびシリコン酸化膜７を所定の形
状にバターニングする。

これによつてメモリセル領域３および周辺領域４のＭＯ
Ｓ）ランジスタ５．１５のゲート酸化膜７．１６、ゲー
ト電極８ａ、１７およびワード線８ｂ。

および絶縁膜１０　ａ　ｓ　２５　ａが形成される。

次に、第２Ｃ図において、バターニングされたゲート電
極８ａ、１７などをマスクとして半導体基板１表面に砒
素（Ａｓ）などの不純物イオン３０をイオン注入する。

これにより半導体基板１中に低ａ度の不純物領域９ｂ、
９ｄおよび１８ｂが形成される。

さらに、第２Ｄ図において、半導体基板１表面上の全面
に減圧ＣＶＤ法を用いて膜厚２００ＯＡ程度のシリコン
酸化膜３１を堆積する。

さらに、第２Ｅ図において、シリコン酸化膜３１を異方
性エツチングにより選択的に除去する。

これによりゲート電極８ａ、１７およびワード線８ｂの
上面および側面にのみ絶縁膜１０ａ、１０ｂ、２５ａ、
　２５ｂを残余する。

その後、第２Ｆ図において、絶縁膜１０ａ、１０ｂ、２
５ａ、２５ｂで覆われたゲート電極８　ａ　５２５ａを
マスクとして半導体基板１表面に高濃度の不純物イオン
（たとえばリン）３２をイオン注入する。これにより半
導体基板１表面に高濃度の不゛純物領域９　ａ　％　９
　ｃ　ｓ　１８　ａが形成される。そして、同時にＬＤ
Ｄ構造が構成される。

次に、第２Ｇ図において、減圧ＣＶＤ法によりシリコン
窒化！１１１を半導体基板１表面上の全面に膜厚５００
八程度堆積する。その後フォトリングラフィ法およびエ
ツチング法を用いてキャパシタの下部電極を形成すべき
場所に位置するシリコン窒化１１１１１を選択的に除去
する。

そして、第２Ｈ図において、シリコン基板１表面上の全
面に減圧ＣＶＤ法を用いて多結晶シリコン層を膜厚２０
０ＯＡ程度堆積する。そして、フォトリソグラフィ法お
よびエツチング法を用いて、この多結晶シリコン層を所
定の形状にバターニングし、キャパシタ６の下部電極（
ストレージノード）１２ａを形成する。下部電極１２ａ
の両端部は各々シリコン窒化膜１１の上部に乗上げるよ
うにバターニングされる。

さらに、第２１図において、下部電極１２ａあるいはシ
リコン窒化膜１１の表面上にＣＶＤ法を用いてシリコン
酸化膜などの絶縁膜４０をたとえば膜厚１μｍ程度厚く
堆積する。絶縁膜４０の膜厚は、後工程で形成される下
部電極１２の円筒状の立壁部１２ｂの高さを規定する。

次に、絶縁膜４０の所定の位置に開口部４１を形成する
。そして、減圧ＣＶＤ法を用いて多結晶シリコン層１２
ｂを絶縁８４０の表面上および開口部４１の内部に堆積
する。

次に、第２１因において、多結晶シリコン層１２ｂを異
方性エツチングにより選択的に除去する。

これにより、絶縁膜４０の平坦な表面上および下部電極
１２ａの上面に堆積した多結晶シリコン層１２ｂが選択
的に除去され、また絶縁膜４０の開口部４１の内側面に
堆積した多結晶シリコン層１２ｂが選択的に残余する。

このエツチング工程により、下部電極１２　ａと一体化
した円筒状の下部電極の立壁部１２ｂが形成される。

その後、第２に図において、絶縁膜４（５をエッチング
除去する。このエツチング工程において、ゲート電極８
ａ、１７およびワード線８ｂの表面は絶縁膜４０と同じ
材料からなる絶縁膜ＩＱａ。

１０ｂ、２５ａ、２５ｂに覆われている。そして、この
絶縁膜１０　ａ　ｓ　１０　ｂ　ｓ　２５　ａ　ｓ　２
５　ｂの表面はシリコン窒化膜１１などによって覆われ
ている。したがって、絶縁膜４０をエツチングする際、
シリコン窒化膜１１の存在がこの絶縁［！１０　ａ。

１０　ｂ　ｓ　２５　ａ　１２５　ｂがオーバエッチさ
れるのを防止している。

そして、絶縁膜４０を除去した後、シリコン窒化膜１１
を所定の形状にバターニングし、周辺領域４に位置する
部分を除去する。その後、半導体基板１全面に、たとえ
ば熱酸化法によってシリコン酸化膜を膜厚１００八程度
堆積することにより誘電体層１３を形成する。さらに、
減圧ＣＶＤ法を用いた多結晶シリコン層を膜厚２ｏｏｏ
Ａ程度堆積し、フォトリソグラフィ法およびエツチング
法を用いて所定の形状にバターニングし上部電極（セル
プレート）１４を形成する。

次に、第２Ｌ図において、ビット線２２が接続されるべ
きＭＯＳトランジスタ５の不純物領域９の表面上に形成
されたキャパシタ６を選択的にバターニングし、この不
純物領域９の表面を露出させる。さらに、キャパシタ６
などが形成された半導体基板１の表面上にＣＶＤ法を用
いてシリコン酸化膜などの層間絶縁層２３を膜厚１μｍ
程度に形成する。この状態において、層間絶縁層２３の
表面はメモリセル領域３の上面と周辺領域４の上面にお
いて段差が形成されている。さらに層間絶縁層２３の表
面上にレジスト３５を塗布し、その表面を平坦にする。

このレジスト３５は層間絶縁層２３とエツチングレート
が等しい材質のものが選ばれる。

さらに、第２Ｍ図において、レジスト３５および層間絶
縁層２３を均一な速度でエツチングし、所定の位置でエ
ツチング終了する。このエツチング工程により、層間絶
縁層２３の表面をメモリ領域３から周辺領域４にわたっ
て平坦に形成することができる。

その後、第２Ｎ図において、層間絶縁層２３の中にビッ
ト線コンタクトのためのコンタクトホール２０を形成す
る。さらに、たとえば選択ＣＶＤ法を用いてコンタクト
ホール２０の内部にタングステン（Ｗ）を堆積して接続
配線層２１を形成する。さらに、層間絶縁層２３の表面
上に多結晶シリコン層と高融点金属シリサイドの積層構
造からなるポリサイド構造を有するビット線２２を形成
する。

以上の工程によりＤ　ＲＡ　Ｍが製造される。

また、上記実施例では、接続配線層２１として、選択Ｃ
ＶＤ法によるタングステン膜の例を示したが、特にこれ
に限定されるものではなく、たとえば多結晶シリコン膜
、金属シリサイド膜、金属膜、ＴｉＮ膜、あるいはこれ
らの膜を交互に重ねた複合膜であってもよい。

また、ビット線２２として、ポリサイド構造の例を示し
たが、他の導電膜であってもよく、例えば多結晶シリコ
ン膜、金属シリサイド膜、金属層、ＴｉＮ膜、あるいは
これらの複合膜であってもよい。

さらに、上記実施例では、ビット線２２は接続配線層２
１を介してメモリセルのＭＯＳトランジスタらのソース
中ドレイン鎮域９に接続される例を示したが、接続配線
層２１を介さず、直接コンタクトホール２０内にビット
線２２を形成してソース−ドレイン領域９に接続させて
も構わない。

さらに、上記実施例では素子分離領域に厚い酸化膜を形
成するＬＯＣＯＳ法の例を示したが、他の分離方法でも
よく、たとえばフィールドシールド分離方法でも同様の
効果を示す。また、ＭＯＳトランジスタのソース・ドレ
イン構造はＬ　Ｄ　Ｄ　Ｔｉ造のものについて示したが
、特にこれに限定されるものではない。

なお、層間絶縁膜２３は酸化膜以外の絶縁膜、たとえば
窒化膜であっても構わない。また、その層間絶縁膜２３
表面の平坦化方法は、上記の測具外のものでもよく、た
とえば層間絶縁膜２３を半導体基板１表面上に厚く堆積
し、その後表面をウェットエツチングしてもよく、ある
いは熱処理を施すことによって表面を平坦化しても構わ
ない。

次に、本発明の第２の実施例について説明する。

第３図は、第２の実施例によるＤＲＡＭの断面構造図で
ある。そして、第３図には、メモリセル領域３と周辺回
路からなる周辺領域４とが模式的に示されている。この
第２の実施例は、上記の第１の実施例に比べてメモリセ
ルに含まれるキャパシタ６の構造が異なる。すなわち、
この第２の実施例によるキャパシタ６は円筒形状の立壁
部を有しない一般的なスタックドキャパシタ構造を有し
ている。さらに、メモリセル領域３および周辺領域４を
覆う層間絶縁層２３は、その表面が平坦化されている。

そして、ビット線２２はこの平坦化された層間絶縁層２
３の表面上に形成されている。

さらに、接続配線層２１を介してメモリセルのＭＯＳト
ランジスタ５の一方の不純物領域９に接続されている。

また、この実施例においてはＭＯＳトランジスタ５．１
５の不純物領域９．１８は単一濃度の層で構成されてい
るが、第１の実施例と同様にＬＤＤ構造を適用すること
も可能である。

次に、第２の実施例によるＤＲＡＭの製造工程が第４八
図ないし第４Ｉ図に示される。なお、これらの図に示さ
れる製造工程は、第１の実施例を示す第２Ａ図ないし第
２Ｎ図に比べて、円筒状の下部電極１２ｂを形成する工
程（第２Ｉ図ないし第２１図）、および不純物領域のＬ
ＤＤ構造を構成する工程（第２Ｃ図）が省略されている
以外は基本的に同じ製造工程が用いられる。したがって
、これらの詳細な説明は第１の実施例を参照することと
してここでの説明を省略する。

このように、本発明によるＤＲＡＭは、素子の積層高さ
が高く形成されるメモリセル領域と、素子の形成＾さが
相対的に低い周辺回路領域とを連続的に覆う層間絶縁層
の表面を平坦に形成している。そして、この平坦な表面
上に配線層の材料が堆積され、バターニングされる。し
たがって、配線層のバターニング工程において、焦点深
度の浅い露光装置を用いた場合でも、配線層表面の段差
の影響が無関係となり、微細な配線パターンを精度良く
形成することができる。

なお、このような特徴点から、本発明は特にＤＲＡ　Ｍ
に限定して適用されるものではなく、他の半導体装置に
おいても広く適用することが可能である。

［発明の効果］以上のように、本発明による半導体装置は、半導体基板
の表面上に形成される種々の半導体素子を覆う層間絶縁
層の表面を平坦化し、この平坦化された表面上に配線層
を形成するように構成されているので、配線層のバター
ニングに用いられる露光装置の焦点ぼけを生ずることな
く微細なパターンを有する配線層を形成することが可能
であり、これにより配線層を含む素子構造の微細化を実
現し、さらに配線層の信頼性を向上することができる。

【図面の簡単な説明】

第１図は、この発明の第１の実施例によるＤＲＡＭの断
面構造図である。第２Ａ図、第２Ｂ図、第２Ｃ図、第２
Ｄ図、第２Ｅ図、第２Ｆ図、第２Ｇ図、第２Ｈ図、第２
工図、第２Ｊ図、第２に図、第２Ｌ図、第２Ｍ図および
第２Ｎ図は、第１図に示したＤＲＡＭの製造工程を順に
示した製造工程断面図である。第３図は、本発明の第２
の実施例によるＤＲＡＭの断面構造図である。第４Ａ図
、第４Ｂ図、第４Ｃ図、第４Ｄ図、第４Ｅ図、第４Ｆ図
、第４Ｇ図、第４Ｈ図および第４夏図は、第３図に示し
たＤＲＡＭの製造工程を順に示１．た製造工程断面図で
ある。第５図は、一般的なりＲＡＭの構造ブロック図である。第６図は、ＤＲＡＭのメモリセルの等価回路図である。第７Ａ図、第７Ｂ図、第７Ｃ図および第７Ｄ図は、従来
のＤＲＡＭの製造工程を順に示した製造工程断面図であ
る。図において、１は半導体基板、３はメモリセル領域、４
は周辺領域、５はＭＯＳトランジスタ、６はキャパシタ
、２１は接続配線層、２２はビット線、２３は層間絶縁
層、２６．３５はレジストを示している。なお、図中、同一符号は同一または相当部分を示す。纂４Ｈ口名５１り８６回

Claims

【特許請求の範囲】

（１）主表面を有し、その主表面上の所定位置に形成さ
れた素子分離領域と、この素子分離領域によって囲まれ
た複数個の素子形成領域とを有する半導体基板と、前記半導体基板上の少なくとも１つの前記素子形成領域
上に相対的に高く積層して形成された第１半導体素子と
、前記半導体基板上の前記他の素子形成領域上に相対的に
低く積層して形成された第２半導体素子と、少なくとも前記第１半導体素子と前記第２半導体素子と
の表面上を覆い、平坦化された上部表面を有する層間絶
縁層と、前記平坦な層間絶縁層の上に形成された配線層とを備え
た、半導体装置。
（２）半導体基板の主表面上に形成された複数の半導体
素子の表面上を覆い、かつ平坦な上部表面を有する層間
絶縁層を備えた半導体装置の製造方法であって、所定の半導体素子が形成された前記半導体基板の主表面
上に絶縁層を形成する工程と、前記絶縁層の表面をエッチング除去し、表面を平坦化す
る工程と、前記絶縁層の平坦化された表面上に配線層を形成する工
程とを備えた、半導体装置の製造方法。