JPH11204755A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH11204755A JPH11204755A JP10002372A JP237298A JPH11204755A JP H11204755 A JPH11204755 A JP H11204755A JP 10002372 A JP10002372 A JP 10002372A JP 237298 A JP237298 A JP 237298A JP H11204755 A JPH11204755 A JP H11204755A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
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- H01—ELECTRIC ELEMENTS
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
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Abstract
(57)【要約】 （修正有）
【課題】 メモリセル形成後のメモリセル部と周辺回路
部との間の段差を縮小し、チップサイズの縮小を図るこ
とができる半導体記憶装置及びその製造方法を提供す
る。 【解決手段】 メモリセル部Ａと周辺回路部Ｂとを有す
る半導体記憶装置において、メモリセルの電荷蓄積用の
ストレッジノード３に対向してセルプレート４を形成す
るとき、低抵抗の導電層を用い、周辺回路部において同
じ低抵抗の導電層から信号配線４ａを形成し、メモリセ
ル形成後のメモリセル部と周辺回路部との段差を縮小す
る。
部との間の段差を縮小し、チップサイズの縮小を図るこ
とができる半導体記憶装置及びその製造方法を提供す
る。 【解決手段】 メモリセル部Ａと周辺回路部Ｂとを有す
る半導体記憶装置において、メモリセルの電荷蓄積用の
ストレッジノード３に対向してセルプレート４を形成す
るとき、低抵抗の導電層を用い、周辺回路部において同
じ低抵抗の導電層から信号配線４ａを形成し、メモリセ
ル形成後のメモリセル部と周辺回路部との段差を縮小す
る。
Description
【０００１】
【発明の属する技術分野】この発明はチップサイズの縮
小を図った半導体記憶装置及びその製造方法に関するも
のである。
小を図った半導体記憶装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】図３は、従来の半導体記憶装置の構造を
示す図であり、この例はDRAMの要部の構造を示す断面図
である。このようなスタック型DRAMメモリセルにおい
て、微細化が進展しても、ソフトエラー等の問題がある
ため、信号電荷を蓄積する容量（キャパシタンス）の絶
対値は下げることができない。
示す図であり、この例はDRAMの要部の構造を示す断面図
である。このようなスタック型DRAMメモリセルにおい
て、微細化が進展しても、ソフトエラー等の問題がある
ため、信号電荷を蓄積する容量（キャパシタンス）の絶
対値は下げることができない。
【０００３】図３において、このＤＲＡＭは、メモリセ
ル部Ａと周辺回路部Ｂとを有する。このＤＲＡＭでは、
半導体基板７の上に層間絶縁膜５が形成され、層間絶縁
膜５の中にワード線１、ビット線２が配置されている。
ル部Ａと周辺回路部Ｂとを有する。このＤＲＡＭでは、
半導体基板７の上に層間絶縁膜５が形成され、層間絶縁
膜５の中にワード線１、ビット線２が配置されている。
【０００４】さらにメモリセル部Ａでは、層間絶縁膜５
を貫いて半導体基板１に達するストレッジノード３が形
成され、層間絶縁膜５から突出する形状の突部を有し、
電荷蓄積用の下部電極を構成している。この突部には薄
い絶縁膜３’を介してセルプレート４が形成され、電荷
蓄積用の上部電極を構成している。さらにこの上に、メ
モリセル部Ａと周辺回路部Ｂにわたって層間絶縁膜５の
前面に更に上層の層間絶縁膜６が形成されている。
を貫いて半導体基板１に達するストレッジノード３が形
成され、層間絶縁膜５から突出する形状の突部を有し、
電荷蓄積用の下部電極を構成している。この突部には薄
い絶縁膜３’を介してセルプレート４が形成され、電荷
蓄積用の上部電極を構成している。さらにこの上に、メ
モリセル部Ａと周辺回路部Ｂにわたって層間絶縁膜５の
前面に更に上層の層間絶縁膜６が形成されている。
【０００５】このようなスタック型DRAMメモリセルにお
いて、信号電荷を蓄積する容量（キャパシタンス）の絶
対値を確保するため、メモリセルの電荷蓄積用のストレ
ッジノード（下部電極）３は、高さ方向に三次元的に延
びた形状が採用されている。このため、図３のように、
メモリセル部Ａと周辺回路部Ｂ間に大きな段差８’が生
じている。通常ストレージノード３の頭部の突出部の厚
さは0.6μｍ程度、セルプレート４の厚さは0.2μｍ程度
あるため、0.8μｍ程度の段差８’（距離ｄ’）が生じ
ている。
いて、信号電荷を蓄積する容量（キャパシタンス）の絶
対値を確保するため、メモリセルの電荷蓄積用のストレ
ッジノード（下部電極）３は、高さ方向に三次元的に延
びた形状が採用されている。このため、図３のように、
メモリセル部Ａと周辺回路部Ｂ間に大きな段差８’が生
じている。通常ストレージノード３の頭部の突出部の厚
さは0.6μｍ程度、セルプレート４の厚さは0.2μｍ程度
あるため、0.8μｍ程度の段差８’（距離ｄ’）が生じ
ている。
【０００６】
【発明が解決しようとする課題】このため、図４のよう
に、メモリセル部Ａの層間絶縁膜６の表面にマスク９の
写真製版のフォーカス１０を合わせると、周辺回路部Ｂ
では、デフォーカス１１’のように、フォーカスが合わ
なくなり、ピンボケ状態となる。このため、メモリセル
形成後の周辺回路部Ｂのデザインルールはゆるくせざる
を得ない。その結果、周辺回路部Ｂが大きいために、チ
ップサイズが大きくなってしまうという問題があった。
また、セルプレート４の形成に使用される導電層は抵抗
が高く、信号伝達配線には、抵抗値が高すぎて使用でき
なかった。
に、メモリセル部Ａの層間絶縁膜６の表面にマスク９の
写真製版のフォーカス１０を合わせると、周辺回路部Ｂ
では、デフォーカス１１’のように、フォーカスが合わ
なくなり、ピンボケ状態となる。このため、メモリセル
形成後の周辺回路部Ｂのデザインルールはゆるくせざる
を得ない。その結果、周辺回路部Ｂが大きいために、チ
ップサイズが大きくなってしまうという問題があった。
また、セルプレート４の形成に使用される導電層は抵抗
が高く、信号伝達配線には、抵抗値が高すぎて使用でき
なかった。
【０００７】この発明はこのような課題を解決するため
になされたもので、メモリセル形成後のメモリセル部と
周辺回路部との間の段差を縮小し、チップサイズの縮小
を図ることができる半導体記憶装置及びその製造方法を
提供しようとするものである。
になされたもので、メモリセル形成後のメモリセル部と
周辺回路部との間の段差を縮小し、チップサイズの縮小
を図ることができる半導体記憶装置及びその製造方法を
提供しようとするものである。
【０００８】
【課題を解決するための手段】この発明の半導体記憶装
置は、メモリセル部と周辺回路部とを有する半導体記憶
装置において、上記メモリセル部において電荷蓄積用の
下部電極およびこれと対向する上部電極を備え、上記上
部電極が低抵抗導電層から形成され、上記周辺回路部に
おいて、上記低抵抗導電層と同一の低抵抗導電層から形
成された信号配線を備えたことを特徴とするものであ
る。
置は、メモリセル部と周辺回路部とを有する半導体記憶
装置において、上記メモリセル部において電荷蓄積用の
下部電極およびこれと対向する上部電極を備え、上記上
部電極が低抵抗導電層から形成され、上記周辺回路部に
おいて、上記低抵抗導電層と同一の低抵抗導電層から形
成された信号配線を備えたことを特徴とするものであ
る。
【０００９】また、この発明の半導体記憶装置は、上記
低抵抗導電層としてシリサイド層、ポリシリコン層とシ
リサイド層の２層構造、又はメタル層のいずれかを用い
たことを特徴とするものである。
低抵抗導電層としてシリサイド層、ポリシリコン層とシ
リサイド層の２層構造、又はメタル層のいずれかを用い
たことを特徴とするものである。
【００１０】また、この発明の半導体記憶装置の製造方
法は、メモリセル部と周辺回路部とを有する半導体記憶
装置の製造において、半導体基板の上に層間絶縁膜を形
成し、メモリセル部において上記層間絶縁膜に開口を形
成し、この開口に上記層間絶縁膜の上に突部を有する電
荷蓄積用の下部電極を形成し、上記下部電極の上記突部
を薄い絶縁膜で被覆し、上記薄い絶縁膜で被覆された上
記下部電極の突部を含む上記層間絶縁膜の全面に、上記
メモリセル部と周辺回路部にわたって、低抵抗の導電層
を形成し、上記メモリセル部において上記導電層から上
記下部電極に対向する電荷蓄積用の上部電極を形成する
とともに、上記周辺回路部において上記導電層から信号
配線を形成することを特徴とするものである。
法は、メモリセル部と周辺回路部とを有する半導体記憶
装置の製造において、半導体基板の上に層間絶縁膜を形
成し、メモリセル部において上記層間絶縁膜に開口を形
成し、この開口に上記層間絶縁膜の上に突部を有する電
荷蓄積用の下部電極を形成し、上記下部電極の上記突部
を薄い絶縁膜で被覆し、上記薄い絶縁膜で被覆された上
記下部電極の突部を含む上記層間絶縁膜の全面に、上記
メモリセル部と周辺回路部にわたって、低抵抗の導電層
を形成し、上記メモリセル部において上記導電層から上
記下部電極に対向する電荷蓄積用の上部電極を形成する
とともに、上記周辺回路部において上記導電層から信号
配線を形成することを特徴とするものである。
【００１１】また、この発明の半導体記憶装置の製造方
法は、上記低抵抗の導電層としてシリサイド層、ポリシ
リコン層とシリサイド層の２層構造、又はメタル層のい
ずれかを用いることを特徴とするものである。
法は、上記低抵抗の導電層としてシリサイド層、ポリシ
リコン層とシリサイド層の２層構造、又はメタル層のい
ずれかを用いることを特徴とするものである。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。なお、図中、同一の符
号はそれぞれ同一または相当部分を示す。 実施の形態１．図１は、この発明の実施の形態１による
半導体記憶装置の構造を示す図である。この図１の例で
は、半導体記憶装置としてＤＲＡＭの断面を示してい
る。図１において、ＡはＤＲＡＭのメモリセル部、Ｂは
その周辺回路部を示す。また、７は半導体基板であり、
この例ではシリコン基板である。５は半導体基板１の上
に形成された層間絶縁膜、６は層間絶縁膜５の上に形成
されたさらに上層の層間絶縁膜であり、これらの層間絶
縁膜はシリコン酸化膜により形成されている。
の実施の形態について説明する。なお、図中、同一の符
号はそれぞれ同一または相当部分を示す。 実施の形態１．図１は、この発明の実施の形態１による
半導体記憶装置の構造を示す図である。この図１の例で
は、半導体記憶装置としてＤＲＡＭの断面を示してい
る。図１において、ＡはＤＲＡＭのメモリセル部、Ｂは
その周辺回路部を示す。また、７は半導体基板であり、
この例ではシリコン基板である。５は半導体基板１の上
に形成された層間絶縁膜、６は層間絶縁膜５の上に形成
されたさらに上層の層間絶縁膜であり、これらの層間絶
縁膜はシリコン酸化膜により形成されている。
【００１３】また、１は、層間絶縁膜５の中で基板１に
近接して形成された第１導電層としてのワード線であ
り、シリサイド配線により形成されている。２は層間絶
縁膜５の中で第１導電層１より上層に形成された第２導
電層としてのビット線であり、シリサイド配線により形
成されている。
近接して形成された第１導電層としてのワード線であ
り、シリサイド配線により形成されている。２は層間絶
縁膜５の中で第１導電層１より上層に形成された第２導
電層としてのビット線であり、シリサイド配線により形
成されている。
【００１４】また、３はワード線１とビット線２との間
を通り層間絶縁膜５を貫通する開口を埋めるように形成
され、上部に拡大部を有する第３導電層としての下部電
極であり、ポリシリコン層で形成されている。これは、
メモリ用のキャパシタンスを構成するための下部電極、
すなわちストレージノードである。
を通り層間絶縁膜５を貫通する開口を埋めるように形成
され、上部に拡大部を有する第３導電層としての下部電
極であり、ポリシリコン層で形成されている。これは、
メモリ用のキャパシタンスを構成するための下部電極、
すなわちストレージノードである。
【００１５】また、３’は下部電極３が第１の層間絶縁
膜５より突出した頭部の拡大部表面に薄く形成された絶
縁膜、４は絶縁膜３’を挟んで下部電極３に対向するよ
うに形成された第４導電層としての上部電極であり、シ
リサイド層により形成されている。この上部電極４は、
例えばＷSi等の金属シリサイド層により低抵抗に形成さ
れている。これはメモリ用のキャパシタンスを構成する
上部電極、すなわちセルプレートである。
膜５より突出した頭部の拡大部表面に薄く形成された絶
縁膜、４は絶縁膜３’を挟んで下部電極３に対向するよ
うに形成された第４導電層としての上部電極であり、シ
リサイド層により形成されている。この上部電極４は、
例えばＷSi等の金属シリサイド層により低抵抗に形成さ
れている。これはメモリ用のキャパシタンスを構成する
上部電極、すなわちセルプレートである。
【００１６】また、周辺回路部Ｂにおいて、４ａはメモ
リセル部のシリサイド層４と同時に、層間絶縁膜５の上
に形成された信号配線の層であり、同じ材料すなわちＷ
Si等の金属シリサイドにより低抵抗に形成されている。
リセル部のシリサイド層４と同時に、層間絶縁膜５の上
に形成された信号配線の層であり、同じ材料すなわちＷ
Si等の金属シリサイドにより低抵抗に形成されている。
【００１７】これらの製造プロセスについて述べると、
半導体基板７の上に層間絶縁膜５を形成する。メモリセ
ル部Aにおいてこの層間絶縁膜５に開口を形成し、この
開口に層間絶縁膜５の上に突部を有する電荷蓄積用の下
部電極３を形成し、下部電極３の突部を薄い絶縁膜３’
で被覆する。次に、この薄い絶縁膜３’で被覆された下
部電極３の突部を含む層間絶縁膜５の全面に、メモリセ
ル部Aと周辺回路部Bにわたって、低抵抗の導電層を形成
し、メモリセル部Ａにおいてこの導電層から下部電極３
に対向する電荷蓄積用の上部電極４を形成するととも
に、周辺回路部Bにおいて前記導電層から信号配線４ａ
を形成する。
半導体基板７の上に層間絶縁膜５を形成する。メモリセ
ル部Aにおいてこの層間絶縁膜５に開口を形成し、この
開口に層間絶縁膜５の上に突部を有する電荷蓄積用の下
部電極３を形成し、下部電極３の突部を薄い絶縁膜３’
で被覆する。次に、この薄い絶縁膜３’で被覆された下
部電極３の突部を含む層間絶縁膜５の全面に、メモリセ
ル部Aと周辺回路部Bにわたって、低抵抗の導電層を形成
し、メモリセル部Ａにおいてこの導電層から下部電極３
に対向する電荷蓄積用の上部電極４を形成するととも
に、周辺回路部Bにおいて前記導電層から信号配線４ａ
を形成する。
【００１８】このように、メモリセル部Ａで電荷蓄積用
の上部電極４を形成するための低抵抗の導電層と、周辺
回路部Ｂにおいて信号配線４ａを形成するための低抵抗
の導電層とは、層間絶縁膜５の全面に同時に形成された
同一材料の導電層である。
の上部電極４を形成するための低抵抗の導電層と、周辺
回路部Ｂにおいて信号配線４ａを形成するための低抵抗
の導電層とは、層間絶縁膜５の全面に同時に形成された
同一材料の導電層である。
【００１９】以上のような構成においては、層間絶縁膜
６の表面の、メモリセル部Ａと周辺回路部Ｂとの間の段
差８（長さｄ）は、図３の従来例と比べると、従来例の
段差８’（長さｄ’）に比べて、配線層４ａの高さ分だ
け小さくなる。
６の表面の、メモリセル部Ａと周辺回路部Ｂとの間の段
差８（長さｄ）は、図３の従来例と比べると、従来例の
段差８’（長さｄ’）に比べて、配線層４ａの高さ分だ
け小さくなる。
【００２０】いま、図１に示すように、メモリセル部Ａ
の層間絶縁膜６の表面に写真製版のマスク９のフォーカ
ス１０を合わせると、周辺回路部Ｂでは、デフォーカス
１１のように、フォーカスが合わないが、フォーカス面
からの距離が短くなった分だけ、ピンボケ状態が改善さ
れる。このため、メモリセル形成後の周辺回路部Ｂのデ
ザインルールは、従来例の場合よりも改善される。従っ
て、周辺回路部Ｂが大きいため、チップサイズが大きく
なってしまうのを抑制できる。
の層間絶縁膜６の表面に写真製版のマスク９のフォーカ
ス１０を合わせると、周辺回路部Ｂでは、デフォーカス
１１のように、フォーカスが合わないが、フォーカス面
からの距離が短くなった分だけ、ピンボケ状態が改善さ
れる。このため、メモリセル形成後の周辺回路部Ｂのデ
ザインルールは、従来例の場合よりも改善される。従っ
て、周辺回路部Ｂが大きいため、チップサイズが大きく
なってしまうのを抑制できる。
【００２１】すなわち、この実施の形態では、メモリセ
ル部Ａでセルプレートとなる導電層を低抵抗の導電層で
形成すると同時に、同じ導電層を用いて周辺回路部Ｂで
配線層を形成し信号線に用いている。これによりメモリ
セル部Ａと周辺回路部Ｂでの段差を軽減し、周辺回路部
Ｂでの配線層数を増加し、チップシュリンクに寄与させ
ている。
ル部Ａでセルプレートとなる導電層を低抵抗の導電層で
形成すると同時に、同じ導電層を用いて周辺回路部Ｂで
配線層を形成し信号線に用いている。これによりメモリ
セル部Ａと周辺回路部Ｂでの段差を軽減し、周辺回路部
Ｂでの配線層数を増加し、チップシュリンクに寄与させ
ている。
【００２２】実施の形態２．図２は、この発明の実施の
形態２による半導体記憶装置の構造を示す図である。こ
の図２の例でも、ＤＲＡＭの断面を示している。図２に
おいて、１２は第４導電層下層としての上部電極下層で
あり、リンをドープしたポリシリコン層により形成さ
れ、低抵抗化されている。また、１３は第４導電層上層
としての上部電極上層であり、例えばＷSi等のシリサイ
ド層により低抵抗に形成されている。すなわち、この実
施の形態では、図３の従来例における上部電極４に相当
する層として、リンドープのポリシリコン層とシリサイ
ド層との２層構造により上部電極が形成されている。
形態２による半導体記憶装置の構造を示す図である。こ
の図２の例でも、ＤＲＡＭの断面を示している。図２に
おいて、１２は第４導電層下層としての上部電極下層で
あり、リンをドープしたポリシリコン層により形成さ
れ、低抵抗化されている。また、１３は第４導電層上層
としての上部電極上層であり、例えばＷSi等のシリサイ
ド層により低抵抗に形成されている。すなわち、この実
施の形態では、図３の従来例における上部電極４に相当
する層として、リンドープのポリシリコン層とシリサイ
ド層との２層構造により上部電極が形成されている。
【００２３】これにあわせて、周辺回路部Ｂでも、リン
ドープのポリシリコン層による信号配線下層１２ａとシ
リサイド層による信号配線上層１３ａとの２層構造の信
号配線を同時に形成している。このような構成によって
も、メモリセル部Ａでのセルプレート１２，１３の形成
と同時に、周辺回路部Ｂでの低抵抗の信号配線１２ａ，
１３ａの形成をすることができる。
ドープのポリシリコン層による信号配線下層１２ａとシ
リサイド層による信号配線上層１３ａとの２層構造の信
号配線を同時に形成している。このような構成によって
も、メモリセル部Ａでのセルプレート１２，１３の形成
と同時に、周辺回路部Ｂでの低抵抗の信号配線１２ａ，
１３ａの形成をすることができる。
【００２４】なお、周辺回路部Ｂでの信号配線を低抵抗
に形成できればよいので、上部電極上層１３および信号
配線上層１３ａとなるシリサイド層に代えて、W等の金
属配線を用いてもよい。以上のような構成によっても、
層間絶縁膜６表面のメモリセル部Ａと周辺回路部Ｂとの
間の段差８は、図３の段差８’に比べて、信号配線１２
ａ，１３ａの高さ分だけ小さくなる。従って、その分だ
け周辺回路部Ｂでのピンボケ状態が改善され、実施の形
態１と同様にチップサイズ縮小の効果がある。
に形成できればよいので、上部電極上層１３および信号
配線上層１３ａとなるシリサイド層に代えて、W等の金
属配線を用いてもよい。以上のような構成によっても、
層間絶縁膜６表面のメモリセル部Ａと周辺回路部Ｂとの
間の段差８は、図３の段差８’に比べて、信号配線１２
ａ，１３ａの高さ分だけ小さくなる。従って、その分だ
け周辺回路部Ｂでのピンボケ状態が改善され、実施の形
態１と同様にチップサイズ縮小の効果がある。
【００２５】
【発明の効果】以上説明したように、この発明によれ
ば、メモリセル形成後のメモリセル部と周辺回路部との
間の段差を縮小し、チップサイズの縮小を図った半導体
記憶装置及びその製造方法を得ることができる。
ば、メモリセル形成後のメモリセル部と周辺回路部との
間の段差を縮小し、チップサイズの縮小を図った半導体
記憶装置及びその製造方法を得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体記憶装置
の要部構造を示す断面図である。
の要部構造を示す断面図である。
【図２】 本発明の実施の形態２による半導体記憶装置
の要部構造を示す断面図である。
の要部構造を示す断面図である。
【図３】 従来のDRAMの構造を示す断面図である。
【図４】 従来のDRAMの構造におけるフォーカスを説明
する図である。
する図である。
１ ワード線（第１導電層）、 ２ ビット線（第２導
電層）、 ３ 下部電極（ストレッジノード、第３導電
層）、 ３’ 絶縁膜、 ４ 上部電極（セルプレー
ト、第４導電層）、 ４ａ 信号配線、 ５、６ 層間
絶縁膜、 ７ 半導体基板、 ８，８’ 段差、 ９
マスク、 １０ フォーカス、 １１ デフォーカス、
１２ 上部電極下層（第４導電層下層）、 １２ａ
信号配線下層（第４導電層下層）、 １３ 上部電極上
層（第４導電層上層）、 １３ａ信号配線上層（第４導
電層上層）。
電層）、 ３ 下部電極（ストレッジノード、第３導電
層）、 ３’ 絶縁膜、 ４ 上部電極（セルプレー
ト、第４導電層）、 ４ａ 信号配線、 ５、６ 層間
絶縁膜、 ７ 半導体基板、 ８，８’ 段差、 ９
マスク、 １０ フォーカス、 １１ デフォーカス、
１２ 上部電極下層（第４導電層下層）、 １２ａ
信号配線下層（第４導電層下層）、 １３ 上部電極上
層（第４導電層上層）、 １３ａ信号配線上層（第４導
電層上層）。
Claims (4)
- 【請求項１】 メモリセル部と周辺回路部とを有する半
導体記憶装置において、上記メモリセル部において電荷
蓄積用の下部電極およびこれと対向する上部電極を備
え、上記上部電極が低抵抗導電層から形成され、上記周
辺回路部において、上記低抵抗導電層と同一の低抵抗導
電層から形成された信号配線を備えたことを特徴とする
半導体記憶装置。 - 【請求項２】 上記低抵抗導電層としてシリサイド層、
ポリシリコン層とシリサイド層の２層構造、又はメタル
層のいずれかを用いたことを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項３】 メモリセル部と周辺回路部とを有する半
導体記憶装置の製造において、半導体基板の上に層間絶
縁膜を形成し、メモリセル部において上記層間絶縁膜に
開口を形成し、この開口に上記層間絶縁膜の上に突部を
有する電荷蓄積用の下部電極を形成し、上記下部電極の
上記突部を薄い絶縁膜で被覆し、上記薄い絶縁膜で被覆
された上記下部電極の突部を含む上記層間絶縁膜の全面
に、上記メモリセル部と周辺回路部にわたって、低抵抗
の導電層を形成し、上記メモリセル部において上記導電
層から上記下部電極に対向する電荷蓄積用の上部電極を
形成するとともに、上記周辺回路部において上記導電層
から信号配線を形成することを特徴とする半導体記憶装
置の製造方法。 - 【請求項４】 上記低抵抗の導電層としてシリサイド
層、ポリシリコン層とシリサイド層の２層構造、又はメ
タル層のいずれかを用いることを特徴とする請求項３に
記載の半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10002372A JPH11204755A (ja) | 1998-01-08 | 1998-01-08 | 半導体記憶装置及びその製造方法 |
| US09/123,455 US20010011741A1 (en) | 1998-01-08 | 1998-07-28 | Semiconductor memory device and manufacturing method thereof |
| DE19838435A DE19838435A1 (de) | 1998-01-08 | 1998-08-24 | Halbleiterspeicher und Verfahren zu seiner Herstellung |
| KR1019980035506A KR19990066748A (ko) | 1998-01-08 | 1998-08-31 | 반도체기억장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10002372A JPH11204755A (ja) | 1998-01-08 | 1998-01-08 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204755A true JPH11204755A (ja) | 1999-07-30 |
Family
ID=11527428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10002372A Pending JPH11204755A (ja) | 1998-01-08 | 1998-01-08 | 半導体記憶装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20010011741A1 (ja) |
| JP (1) | JPH11204755A (ja) |
| KR (1) | KR19990066748A (ja) |
| DE (1) | DE19838435A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696719B2 (en) | 1999-12-09 | 2004-02-24 | Nec Corporation | Semiconductor device with improved peripheral resistance element and method for fabricating same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10008573A1 (de) * | 2000-02-24 | 2001-09-13 | Infineon Technologies Ag | Halbleiterbauelement und Herstellungsverfahren |
-
1998
- 1998-01-08 JP JP10002372A patent/JPH11204755A/ja active Pending
- 1998-07-28 US US09/123,455 patent/US20010011741A1/en not_active Abandoned
- 1998-08-24 DE DE19838435A patent/DE19838435A1/de not_active Withdrawn
- 1998-08-31 KR KR1019980035506A patent/KR19990066748A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696719B2 (en) | 1999-12-09 | 2004-02-24 | Nec Corporation | Semiconductor device with improved peripheral resistance element and method for fabricating same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990066748A (ko) | 1999-08-16 |
| US20010011741A1 (en) | 2001-08-09 |
| DE19838435A1 (de) | 1999-07-15 |
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