JP2856567B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
特に半導体装置の高集積化、微細化に不可欠な平坦化技
術に関するものである。

【０００２】

【従来の技術】半導体装置、特に半導体メモリにおいて
は記憶容量の増大と高速応答性を目指して素子構造の高
集積化および微細化に対する技術開発が進められてい
る。

【０００３】図１２は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構造ブロ
ック図である。図１２を参照してＤＲＡＭの概略構造に
ついて説明する。一般に、ＤＲＡＭは多数の記憶情報を
蓄積する記憶領域であるメモリセルアレイと、外部との
入出力に必要な周辺回路とから構成される。すなわち、
ＤＲＡＭ５０は、記憶情報のデータ信号を蓄積するため
のメモリセルアレイ５１と、単位記憶回路を構成するメ
モリセルを選択するためのアドレス信号を外部から受け
るためのロウアンドカラムアドレスバッファ５２と、そ
のアドレス信号を解読することによりメモリセルを指定
するためのロウデコーダ５３およびカラムデコーダ５４
と、指定されたメモリセルに蓄積された信号を増幅して
読出すセンスリフレッシュアンプ５５と、データ入出力
のためのデータインバッファ５６およびデータアウトバ
ッファ５７と、クロック信号を発生するクロックジェネ
レータ５８とを含んでいる。

【０００４】半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルが複数個配列されて形成されている。図１３
は、メモリセルアレイ５１を構成するメモリセルの４ビ
ット分の等価回路図を示している。図示されたメモリセ
ルは、１個のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）トランジスタ５と、これに接続
された１個のキャパシタ６とから構成されるいわゆる１
素子メモリセルを示している。

【０００５】次に、ＤＲＡＭの主要部の断面構造および
その主要製造工程について説明する。図１４ないし図１
７は、ＤＲＡＭのメモリセル領域３とセンスアンプ等の
周辺回路が形成される周辺領域４の断面構造を模式的に
示した断面模式図である。図１３に対応して、図１４の
メモリセル領域３には２ビット分のメモリセルが表示さ
れている。さらに、周辺領域４には１つのＭＯＳトラン
ジスタ１５が代表的に示されている。

【０００６】図１４を参照して、半導体基板１の主表面
上にはフィールド分離酸化膜２によって分離されたメモ
リセル領域３および周辺領域４が形成されている。メモ
リセル領域３のメモリセルは１つのＭＯＳトランジスタ
５と１つのキャパシタ６とから構成されている。ＭＯＳ
トランジスタ５は１対のソース・ドレイン領域９、９
と、ゲート酸化膜７を介して形成されたゲート電極８ａ
とを備えている。またキャパシタ６は下部電極（ストレ
ージノード）１２と、誘電体層１３および上部電極（セ
ルプレート）１４とから構成される。このキャパシタ６
はいわゆるスタックトキャパシタと称される。そして、
キャパシタ６の一方端部は絶縁膜を介してゲート電極８
ａの上部に延在し、さらに他方はフィールド酸化膜２の
上部を通過するワード線８ｂの上部に絶縁膜を介して延
在している。このようなスタックトキャパシタ６は半導
体基板１の平面占有面積を減少し、かつキャパシタ容量
を確保し得る構造として微細化構造に適する。一方で、
キャパシタ６がＭＯＳトランジスタのゲート電極上など
に乗上げるため、キャパシタ６の上部電極１４の表面位
置は半導体基板１の主表面から高く形成される。

【０００７】また、半導体基板１上の周辺領域４には、
たとえばＭＯＳトランジスタ１５が形成される。そし
て、このメモリセル領域３および周辺領域４の表面上に
全面に酸化膜などの層間絶縁層２３が形成される。層間
絶縁層２３の表面は半導体基板１表面に形成されたＭＯ
Ｓトランジスタやキャパシタなどの表面形状を反映す
る。このために、メモリセル領域３においては高く、ま
た周辺領域４においては相対的に低い段差を有する形状
に形成される。

【０００８】次に、図１５を参照して、層間絶縁層２３
の所定領域にコンタクトホール２０が形成される。さら
に、コンタクトホール２０の内部および層間絶縁層２３
の表面上にたとえばアルミニウムなどの金属層２２ａを
形成する。さらに、その表面上にレジスト２６を塗布す
る。この工程において、レジスト２６の表面は層間絶縁
層２３および金属層２２ａの表面形状を反映して段差起
伏の激しい表面形状が形成される。なお、メモリセル領
域３に位置するレジスト表面と周辺領域４に位置するレ
ジスト表面との段差が図中Ｓで示されている。次に、露
光用マスク２９を用いたフォトリソグラフィ法によって
レジスト２６が所定の形状に露光現像処理されてパター
ニングされる。さらにパターニングされたレジストマス
ク２６を用いて金属層２２ａを所定の形状にエッチング
する。これによって配線層、本例ではビット線２２が形
成される。

【０００９】さらに、図１６を参照して、ビット線２２
の表面上にさらに層間絶縁層２４が形成される。

【００１０】さらに、図１７を参照して、層間絶縁層２
４の表面上に配線層２５が形成される。

【００１１】以上の工程により、ＤＲＡＭが製造され
る。

【００１２】

【発明が解決しようとする課題】一方、半導体装置の高
集積化に伴ない、各回路素子を形成するパターンサイズ
は縮小化されてきている。このために、パターニングに
使用される露光装置も解像度の優れた特性が要求され、
光源の波長が短いものが使用されるようになってきてい
る。このために、露光装置の焦点深度は益々浅くなって
きている。露光装置は、通常、焦点深度を越えた投影面
に露光すると像にぼけが生じ解像度の低下を引き起こ
す。このような背景をもとに、従来のＤＲＡＭの製造工
程について再度説明する。図１５に示すビット線２２の
パターニング工程においては、レジスト２６の表面に、
特にメモリセル領域３と周辺領域４との表面において段
差Ｓが生じている。したがって、露光装置の焦点深度が
この段差Ｓより浅いような場合には金属層２２ａ（ビッ
ト線）のパターニング精度が劣化する。そして、パター
ニングされたビット線２２には線細り等が生じ、配線ト
ラブルの原因となる。このように、その表面上に配線層
などが形成される層間絶縁層の表面の段差は、配線パタ
ーニングの性能を劣化させ、配線層の信頼性を低下させ
るため大きな問題となる。

【００１３】このような問題を解消するための一例とし
て、たとえば「A HALF MICRON TECHNOLOGY FOR AN EXPE
RIMENTAL 16 MBIT DRAM USING i-LINE STEPPER」Y.Kawa
motoet al. 1988 SYMPOSIUM ON VLSI TECHNOLOGY, IEEE
CAT. No.88 CH-2597-3 P18に示されるスタックトキャ
パシタセルを有するＤＲＡＭが考案されている。本例に
おけるＤＲＡＭは、半導体基板表面のメモリセルを形成
する部分を選択酸化法で酸化し、その後酸化膜を除去す
ることで深さ０．８μｍの凹部を形成している。そし
て、この凹部にメモリセルを形成し、凹部が形成されて
いない半導体基板の主表面に周辺回路を形成している。
メモリセルはスタックトキャパシタを備えるため、積層
高さが高くなる。したがって、半導体基板表面の凹部に
メモリセルを形成することにより周辺回路領域との段差
を低減し、上記のリソグラフィ工程におけるパターニン
グ精度の劣化を防止しようとしている。しかしながら、
本例においては、たとえば周辺領域との段差を露光装置
の焦点深度以下に抑えることを主眼としたものであり、
段差の低減の程度にも限界がある。さらに、従来は周辺
領域とほとんど段差が生じなかったワード線やストレー
ジノードなどについても凹部に形成することによって新
たに段差を生じることとなる。

【００１４】この発明は、上記のような問題点を解消す
るためになされたもので、各々積層高さの異なる半導体
素子の表面上を覆う絶縁層を平坦化し、各素子間を接続
する配線層を平坦に形成することができる半導体装置お
よびその製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の一の局面による
半導体装置の製造方法は、半導体基板の主表面上に、そ
の上端が所定の高さに形成された複数の素子を含むメモ
リセル領域と、その上端位置がメモリセル領域に形成さ
れた素子よりも低い位置に形成された複数の素子を含む
周辺領域と、メモリセル領域および周辺領域の表面上を
覆う層間絶縁層とを備えた半導体装置の製造方法であ
り、以下の工程を備えている。まず、半導体基板上のメ
モリセル領域および周辺領域の表面上に絶縁層を形成す
る。この絶縁層は、周辺領域上の上部表面よりメモリセ
ル領域上の上部表面が半導体基板の主表面上の高い位置
にある層間絶縁層を構成する。次に、周辺領域の表面に
位置する層間絶縁層の表面上にマスク層を形成する。そ
して、マスク層をマスクとして、メモリセル領域上に位
置する層間絶縁層の表面をエッチングする。そして、こ
れによりメモリセル領域の上部に位置する層間絶縁層の
表面と周辺領域の上部に位置する層間絶縁層の表面の位
置をほぼ一致させる（請求項１）。上記一の局面による
半導体装置の製造方法では、メモリセル領域の上部に位
置する層間絶縁層の表面と周辺領域の上部に位置する層
間絶縁層の表面の位置をほぼ一致させる工程が、メモリ
セル領域上に位置する層間絶縁層の表面をエッチングし
た後、層間絶縁層の表面を等方性エッチングにより平坦
化する工程を含んでいてもよい（請求項２）。 本発朋の
他の局面による半導体装置の製造方法は、半導体基板の
主表面上に、その上端が所定の高さに形成された複数の
素子を含む第１素子形成領域と、その上端位置が第１素
子形成領域に形成された素子よりも低い位置に形成され
た複数の素子を含む第２素子形成領域と、第１および第
２素子形成領域の表面上を覆う層間絶縁層とを備えた半
導体装置の製造方法であり、以下の工程を備えている。
まず、半導体基板上の第１および第２素子形成領域の表
面上に絶縁層を形成する。この絶縁層は、第２素子形成
領域上の上部表面より第１素子形成領域上の上部表面が
半導体基板の主表面上の高い位置にある層間絶縁層を構
成する。次に、第２素子形成領域の表面に位置する層間
絶縁層の表面上にマスク層を形成する。そして、マスク
層をマスクとして、第１素子形成領域上に位置する層間
絶縁層の表 面をエッチングし、第１素子形成領域の上部
に位置する層間絶縁層の表面と第２素子形成領域の上部
に位置する層間絶縁層の表面の位置をほぼ一致させる。
また、マスク層を、第２素子形成領域よりも高い位置に
形成された第１素子形成領域上に延在するように形成す
る。そして、マスク層が筆２素子形成領域よりも高い位
置に形成された筑１表子形成領域上に延在している状態
で、エッチングを行なう（請求項３）。 本発明の別の局
面による半導体装置の製浩方法は、半導体基板の主表面
上に、その上端が所定の高さに形成された複数の表子を
今む第１素子形成領域と、その上端位置が第１素子形成
領域に形成された素子よりも低い位置に形成された複数
の素子を含む第２素子形成領域と、第１および第２素子
形成領域の表面上を覆う層間絶縁層とを備えた半導体装
置の製造方法であり、以下の工程を備えている。まず、
半導体基板上の第１および第２素子形成領域の表面上に
絶縁層を形成する。この絶縁層は、第２素子形成領域上
の上部表面より第１素子形成領域上の上部表面が半導体
基板の主表面上の高い位置にある層間絶縁層を構成す
る。次に、第２素子形成領域の表面に位置する層間絶縁
層の表面上にマスク層を形成する。そして、マスク層を
マスクとして、第１素子形成領域上に位置する層間絶縁
層の表面をエッチングし、第１素子形成領域の上部に位
置する層間絶縁層の表面と第２素子形成領域の上部に位
置する層間絶縁層の表面の位置をほぼ一致させる。そし
て、エッチングの際、マスク層がマスク層形成時の膜厚
と実質的に同じ膜厚である（請求項４）。

【００１６】

【作用】本発明の一の局面による半導体装置の製造方法
によれば、半導体基板上の低い位置に位置する周辺領域
の表面をエッチングに対するマスク層で保護することに
より、基板上の高い位置に表面が形成されたメモリセル
領域の上部に位置する層間絶縁層のみをエッチングして
その膜厚を減ずることができる。これによって、メモリ
セル領域と周辺領域との両領域にわたって層間絶縁層の
表面の位置をほぼ一致させることが可能となり、両者の
素子形成領域間の層間絶縁層の表面を平坦化することが
できる。そして、平坦な層間絶縁層の表面上には微細パ
ターンの配線層を形成することができる。上記一の局面
による半導体装置の製造方法においては、メモリセル領
域の上部に位置する層間絶縁層の表面と周辺領域の上部
に位置する層間絶縁層の表面の位置をほぼ一致させる工
程が、メモリセル領域上に位置する層間絶縁層の表面を
エッチングした後、層間絶縁層の表面を等方性エッチン
グにより平坦化する工程を含んでいてもよい。この等方
性エッチングを行なうことによって、層間絶縁層の表面
をより平坦化することができる。 本発明の他の局面によ
る半導体装置の製造方法によれば、マスク層が、第２素
子形成領域よりも高い位置に形成された第１素子形成領
域上に延在している状態で、エッチングを行なう。これ
により、マスク層を形成するためのパターニングの際、
パターンの位置がずれても、第２素子形成領域において
マスク層が過剰に除去されることによって層間絶縁層の
表面が露出することを防止することが可能となる。その
ため、第２素子形成領域に位置する層間絶縁層がエッチ
ングの際除去されることを防止することができる。その
結果、マスク層のパターンの位置がずれた場合でも、第
１素子形成領域と第２素子形成領域との両領域にわたっ
て層間絶縁層の表面の位置をほぼ一致させることが可能
となる。本発明の別の局面による半導体装置の製造方法
によれば、エッチングの際、マスク層の膜厚が、このマ
スク層形成時の膜厚と実質的に同じ膜厚であるので、マ
スク層の膜厚を制御する工程を必要とせず、工程を簡略
化することができる。また、エッチングの際、マスク層
がこのマスク層形成時の膜厚と実質的に同じ膜厚である
ので、このマスク層の膜厚を調整するためにマスク層に
対してエッチングを行なうといったような工程を必要と
せず、それにより、このマスク層の膜厚調整のためのエ
ッチングによりマスク層の膜厚が局所的に薄くなるとい
ったようなことの発生を防止することができる。このた
め、マスク層の膜厚が局所的に薄くなることに起因し
て、マスク層の膜厚が薄くなった部分が剥離するといっ
た問題の発生を防止することができる。

【００１７】

【実施例】以下、本発明の一実施例を図を用いて説明す
る。

【００１８】図１は、本発明の一実施例によるＤＲＡＭ
の断面構造図である。この図１には、ＤＲＡＭのメモリ
セル領域３と周辺領域４とが模式的に示されている。ま
ず、メモリセル領域３には２ビット分のメモリセルが示
されている。メモリセルは、１個のＭＯＳトランジスタ
５と１つのキャパシタ６とから構成されている。また、
周辺領域４は周辺回路に含まれるＭＯＳトランジスタ１
５が代表的に示されている。メモリセル領域３および周
辺領域４は各々半導体基板１の表面上に選択的に形成さ
れたフィールド分離酸化膜２によって各々絶縁分離され
ている。

【００１９】メモリセルに含まれるＭＯＳトランジスタ
５は、半導体基板１表面に形成された１対の不純物領域
９、９と、薄いゲート酸化膜７を介して形成されたゲー
ト電極８ａとを備える。また、ゲート電極８ａはワード
線の一部によって構成されている。

【００２０】キャパシタ６は多結晶シリコンなどの導電
材料からなる下部電極１２と、この下部電極１２の表面
上に形成された誘電体層１３および多結晶シリコンなど
からなる上部電極１４とから構成される。

【００２１】下部電極１２は、その一部がＭＯＳトラン
ジスタ５の一方の不純物領域９に接続されている。ま
た、下部電極１２は、ゲート電極８ａの上部からフィー
ルド分離酸化膜２の上部を通るワード線８ｂの上面にま
で延在している。

【００２２】周辺領域４に形成されるＭＯＳトランジス
タ１５は、半導体基板１表面に形成された１対の不純物
領域１８、１８と、薄いゲート酸化膜１６を介して形成
されたゲート電極１７とを備える。

【００２３】半導体基板１表面上のメモリセル領域３お
よび周辺領域４の上面は膜厚の厚い層間絶縁層２３で覆
われている。さらにその表面はメモリセル領域３と周辺
領域４の上部において等しく平坦に形成されている。層
間絶縁層２３の中にはメモリセルのＭＯＳトランジスタ
５の一方の不純物領域９に達するコンタクトホール２０
が形成されている。そして、ビット線２２はこのコンタ
クトホール２０の内部および層間絶縁層２３の平坦な表
面上に形成されている。

【００２４】このように、半導体基板１表面上のメモリ
セル領域３および周辺領域４の両方を均一に覆う層間絶
縁膜２３はその表面に段差が形成されていない。したが
って、この層間絶縁層２３の表面上に形成される配線
層、たとえばビット線２２は平坦な形状に形成される。

【００２５】次に、図２ないし図１１を用いて上記のＤ
ＲＡＭの製造工程について説明する。

【００２６】まず、図２において、半導体基板１表面の
所定領域にＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法を用いて厚いフィールド分
離酸化膜２、２を形成する。このフィールド分離酸化膜
２により、分離されたメモリセル領域３および周辺領域
４が構成される。

【００２７】次に、図３において、半導体基板１表面を
熱酸化してフィールド分離酸化膜２に囲まれた半導体基
板表面に膜厚２００Å程度のシリコン酸化膜を形成す
る。続いて、減圧ＣＶＤ法により膜厚２０００Å程度の
多結晶シリコン層を形成する。さらに、その表面上にＣ
ＶＤ法を用いて膜厚２０００Å程度のシリコン酸化膜を
形成する。そして、フォトリソグラフィ法およびエッチ
ング法を用いてシリコン酸化膜、多結晶シリコン層およ
びシリコン酸化膜７を所定の形状にパターニングする。
これによってメモリセル領域３および周辺領域４のＭＯ
Ｓトランジスタ５、１５のゲート酸化膜７、１６、ゲー
ト電極８ａ、１７およびワード線８ｂ、および絶縁膜１
０ａ、２５ａが形成される。次に、パターニングされた
ゲート電極８ａ、１７などをマスクとして半導体基板１
表面に砒素（Ａｓ）などの不純物イオン３０をイオン注
入する。これにより半導体基板１中に不純物領域９、１
８が形成される。

【００２８】さらに、図４において、半導体基板１表面
上の全面に減圧ＣＶＤ法を用いて膜厚２０００Å程度の
シリコン酸化膜を堆積する。そして、シリコン酸化膜を
異方性エッチングにより選択的に除去する。これにより
ゲート電極８ａ、１７およびワード線８ｂの上面および
側面にのみ絶縁膜１０ａ、１０ｂ、２５ａ、２５ｂを残
余する。

【００２９】さらに、図５において、一方のソース・ド
レイン領域９、１８の表面上に絶縁層２６を形成する。
さらに、基板上の全面に多結晶シリコン層を形成し、フ
ォトリソグラフィー法およびエッチング法を用いてパタ
ーニングする。これによりキャパシタ６の下部電極（ス
トレージノード）１２を形成する。

【００３０】さらに、図６において、下部電極１２の表
面に、たとえば熱酸化法によってシリコン酸化膜を膜厚
１００Å程度形成することにより、誘電体層１３を形成
する。さらに、減圧ＣＶＤ法を用いて多結晶シリコン層
を膜厚２０００Å程度形成する。そして、フォトリソグ
ラフィー法およびエッチング法を用いて多結晶シリコン
層をパターニングしてキャパシタの上部電極１４を形成
する。

【００３１】その後、図７において、基板上の全面に減
圧ＣＶＤ法を用いて不純物を含んだ酸化膜を膜厚０．５
〜１μｍ程度形成する。そして、この酸化膜に熱処理を
行ない表面を平坦化する。以上の工程により形成された
層間絶縁層２３ａ、２３ｂは、メモリセル領域３の上面
位置が周辺回路領域４の上面位置よりも高く形成された
段差表面を有している。さらに、層間絶縁層２３ａ、２
３ｂの表面上にレジストを塗布し、パターニングする。
これによりレジスト２４を周辺回路領域４の層間絶縁層
２３ｂの表面上にのみ形成する。

【００３２】その後、図８において、レジスト２４をマ
スクとしてメモリセル領域３の表面に露出した層間絶縁
層２３ａの表面を異方性また等方性のエッチング装置を
用いてエッチングする。そして、メモリセル領域の層間
絶縁層２３ａの表面が、周辺回路領域４の層間絶縁層２
３ｂの表面とほぼ同一の高さになるまでエッチングす
る。その後、レジスト２４を除去する。このようなエッ
チング工程によって形成された層間絶縁層２３ａ、２３
ｂの表面はメモリセル領域３と周辺回路領域４との間に
僅かに突起状の領域が形成されるが、全体的に同一の表
面位置を有する平坦な表面に形成される。

【００３３】次に、図９において、層間絶縁層２３の表
面を等方性エッチングを施して平坦化する。

【００３４】さらに、図１０において、層間絶縁層２３
中の所定の位置にコンタクトホール２０を形成する。

【００３５】さらに、図１１において、コンタクトホー
ル２０の内部に、たとえば選択ＣＶＤ−Ｗ（タングステ
ン）を堆積してコンタクトホール２０の内部に接続配線
層２１を形成する。さらに、層間絶縁層２３の表面上
に、たとえば多結晶シリコン層と金属シリサイド層の積
層構造からなるポリサイドビット線２２を形成する。

【００３６】以上の工程によりＤＲＡＭが製造される。
なお、上記実施例では、接続配線層２１として、選択Ｃ
ＶＤ法によるタングステン膜の例を示したが、特にこれ
に限定されるものではなく、たとえば多結晶シリコン
膜、金属シリサイド膜、金属膜、ＴｉＮ膜、あるいはこ
れらの膜を交互に重ねた複合膜であってもよい。

【００３７】また、ビット線２２として、ポリサイド構
造の例を示したが、他の導電膜であってもよく、例えば
多結晶シリコン膜、金属シリサイド膜、金属層、ＴｉＮ
膜、あるいはこれらの複合膜であってもよい。

【００３８】さらに、上記実施例では、ビット線２２は
接続配線層２１を介してメモリセルのＭＯＳトランジス
タ５のソース・ドレイン領域９に接続される例を示した
が、接続配線層２１を介さず、直接コンタクトホール２
０内にビット線２２を形成してソース・ドレイン領域９
に接続させても構わない。

【００３９】さらに、上記実施例では素子分離領域に厚
い酸化膜を形成するＬＯＣＯＳ法の例を示したが、他の
分離方法でもよく、たとえばフィールドシールド分離方
法でも同様の効果を示す。また、ＭＯＳトランジスタの
ソース・ドレイン構造はＬＤＤ構造のものについて示し
たが、特にこれに限定されるものではない。

【００４０】なお、層間絶縁膜２３は酸化膜以外の絶縁
膜、たとえば窒化膜であっても構わない。

【００４１】

【発明の効果】以上のように、本発明の一の局面による
半導体装置の製造方法は、半導体基板の表面上に形成さ
れる種々の半導体素子を覆う層間絶縁層の表面を、メモ
リセル領域および周辺領域の両領域にわたって平坦化
し、この平坦化された表面上に配線層を形成する工程を
備えるように構成されているので、配線層のパターニン
グに用いられる露光装置の焦点ぼけを生ずることなく微
細なパターンを有する配線層を形成することが可能であ
り、これにより配線層を含む素子構造の微細化を実現
し、さらに配線層の信頼性を向上することができる。ま
た、上記一の局面における半導体装置の製造方法では、
メモリセル領域の上部に位置する層間絶縁層の表面と周
辺領域の上部に位置する層間絶縁層の表面の位置をほぼ
一致させる工程が、メモリセル領域上に位置する層間絶
縁層の表面をエッチングした後、層間絶縁層の表面を等
方性エッチングにより平坦化する工程を含んでもよく、
これにより、配線層のパターニングに用いられる露光装
置の焦点ぼけの発生をより有効に防止することができ
る。この結果、微細なパターンを有する配線層を形成す
ることが可能となり、これにより、配線層を含む素子構
造の微細化を実現し、さらに配線層の信頼性をより向上
させることができる。 本発明の他の局面による半導体装
置の製造方法は、第２素子形成領域よりも高い位置に形
成された第１素子形成領域上に、上記マスク層が延在し
ている状態で、エッチングを行なう工程を備えるように
構成されている。そのため、マスク層を形成するための
パターニングの際、パターンがずれるようなことがあっ
ても、第１および第２素子形成領域の両領域にわたって
層間絶縁層の表面を平坦化することが可能となる。この
結果、配線層のパターニングに用いられる露光装置の焦
点ぼけを生ずることなく微細なパターンを有する配線層
を形成することが可能となり、このため、配線層を含む
素子構造の微細化を実現し、さらに配線層の信頼性を向
上することができる。本発明の別の局面による半導体装
置の製造方法は、マスク層の膜厚がマスク形成時の膜厚
と実質的に同じ膜厚である状態で、エッチングを行なう
ように構成されている。そのため、マスク層の膜厚を制
御する工程を必要とせす、工程を簡略化できると同時
に、マスク層の膜厚が局所的に薄くなるといった問題の
発生を防止することが可能となる。このため、エッチン
グの際、マスク層の膜厚が薄くなった部分が剥離し、層
間絶縁層が部分的に平坦化されないというような問題の
発生を防止することができる。これにより、第１および
第２素子形成領域の両領域にわたって層間絶縁層の表面
を平坦化することが可能となる。この結果、配線層のパ
ターニングに用いられる露光装置の焦点ぼけを生ずるこ
となく微細なパターンを有する配線層を形成することが
可能となり、このため、配線層を含む素子構造の微細化
を実現し、さらに配線層の信頼性を向上することができ
る。

【図面の簡単な説明】

【図１】この発明の実施例によるＤＲＡＭの断面構造図
である。

【図２】図１に示すＤＲＡＭの製造工程の第１工程を示
す断面構造図である。

【図３】図１に示すＤＲＡＭの製造工程の第２工程を示
す断面構造図である。

【図４】図１に示すＤＲＡＭの製造工程の第３工程を示
す断面構造図である。

【図５】図１に示すＤＲＡＭの製造工程の第４工程を示
す断面構造図である。

【図６】図１に示すＤＲＡＭの製造工程の第５工程を示
す断面構造図である。

【図７】図１に示すＤＲＡＭの製造工程の第６工程を示
す断面構造図である。

【図８】図１に示すＤＲＡＭの製造工程の第７工程を示
す断面構造図である。

【図９】図１に示すＤＲＡＭの製造工程の第８工程を示
す断面構造図である。

【図１０】図１に示すＤＲＡＭの製造工程の第９工程を
示す断面構造図である。

【図１１】図１に示すＤＲＡＭの製造工程の第１０工程
を示す断面構造図である。

【図１２】一般的なＤＲＡＭの構造ブロック図である。

【図１３】ＤＲＡＭのメモリセルの等価回路図である。

【図１４】従来のＤＲＡＭの断面構造図である。

【図１５】従来のＤＲＡＭの製造工程の第１工程を示す
断面図である。

【図１６】従来のＤＲＡＭの製造工程の第２工程を示す
断面図である。

【図１７】従来のＤＲＡＭの製造工程の第３工程を示す
断面図である。

【符号の説明】

１ 半導体基板 ３ メモリセル領域 ４ 周辺領域 ５ ＭＯＳトランジスタ ６ キャパシタ ２１ 接続配線層 ２２ ビット線 ２３ 層間絶縁層 ２４ レジスト

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面上に、その上端が所
   定の高さに形成された複数の素子を含むメモリセル領域
   と、その上端位置が前記メモリセル領域に形成された前
   記素子よりも低い位置に形成された複数の素子を含む周
   辺領域と、前記メモリセル領域および前記周辺領域の表
   面上を覆う層間絶縁層とを備えた半導体装置の製造方法
   であって、 前記半導体基板上のメモリセル領域および周辺領域の表
   面上に絶縁層を形成することにより、前記周辺領域上の
   上部表面より前記メモリセル領域上の上部表面が前記半
   導体基板の主表面上の高い位置にある層間絶縁層を形成
   する工程と、 前記周辺領域の表面に位置する前記層間絶縁層の表面上
   にマスク層を形成する工程と、 前記マスク層をマスクとして、前記メモリセル領域上に
   位置する層間絶縁層の表面をエッチングし、前記メモリ
   セル領域の上部に位置する層間絶縁層の表面と前記周辺
   領域の上部に位置する層間絶縁層の表面の位置をほぼ一
   致させる工程とを備えた、半導体装置の製造方法。
2. 【請求項２】 前記メモリセル領域の上部に位置する層
   間絶縁層の表面と前記周辺領域の上部に位置する層間絶
   縁層の表面の位置をほぼ一致させる工程は、前記メモリ
   セル領域上に位置する層間絶縁層の表面をエッチングし
   た後、前記層間絶縁層の表面を等方性エッチングにより
   平坦化する工程を含む、請求項１に記載の半導体装置の
   製造方法。
3. 【請求項３】 半導体基板の主表面上に、その上端が所
   定の高さに形成された複数の素子を含む第１素子形成領
   域と、その上端位置が前記第１素子形成領域に形成され
   た前記素子よりも低い位置に形成された複数の素子を含
   む第２素子形成領域と、前記第１および第２素子形成領
   域の表面上を覆う層間絶縁層とを備えた半導体装置の製
   造方法であって、 前記半導体基板上の第１および第２素子形成領域の表面
   上に絶縁層を形成することにより、前記第２素子形成領
   域上の上部表面より前記第１素子形成領域上の上部表面
   が前記半導体基板の主表面上の高い位置にある層間絶縁
   層を形成する工程と、 前記第２素子形成領域の表面に位置する前記層間絶縁層
   の表面上にマスク層を形成する工程と、 前記マスク層をマスクとして、前記第１素子形成領域上
   に位置する層間絶縁層の表面をエッチングし、前記第１
   素子形成領域の上部に位置する層間絶縁層の表面と前記
   第２素子形成領域の上部に位置する層間絶縁層の表面の
   位置をほぼ一致させる工程と、 前記マスク層を、前記第２素子形成領域よりも高い位置
   に形成された前記第１素子形成領域上に延在するように
   形成する工程とを備え、 前記マスク層が前記第２素子形成領域よりも高い位置に
   形成された前記第１素子形成領域上に延在している状態
   で、前記エッチングを行なう、半導体装置の製造方法。
4. 【請求項４】 半導体基板の主表面上に、その上端が所
   定の高さに形成された複数の素子を含む第１素子形成領
   域と、その上端位置が前記第１素子形成領域に形成され
   た前記素子よりも低い位置に形成された複数の素子を含
   む第２素子形成領域と、前記第１および第２素子形成領
   域の表面上を覆う層間絶縁層とを備えた半導体装置の製
   造方法であって、 前記半導体基板上の第１および第２素子形成領域の表面
   上に絶縁層を形成することにより、前記第２素子形成領
   域上の上部表面より前記第１素子形成領域上の上部表面
   が前記半導体基板の主表面上の高い位置にある層間絶縁
   層を形成する工程と、 前記第２素子形成領域の表面に位置する前記層間絶縁層
   の表面上にマスク層を形成する工程と、 前記マスク層をマスクとして、前記第１素子形成領域上
   に位置する層間絶縁層の表面をエッチングし、前記第１
   素子形成領域の上部に位置する層間絶縁層の表面と前記
   第２素子形成領域の上部に位置する層間絶縁層の表面の
   位置をほぼ一致させる工程とを備え、 前記エッチングの際、前記マスク層が、前記マスク層形
   成時の膜厚と実質的に同じ膜厚である、半導体装置の製
   造方法。