JP3359945B2 - 半導体メモリ素子の製造方法 - Google Patents

半導体メモリ素子の製造方法

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JP3359945B2
JP3359945B2 JP32629592A JP32629592A JP3359945B2 JP 3359945 B2 JP3359945 B2 JP 3359945B2 JP 32629592 A JP32629592 A JP 32629592A JP 32629592 A JP32629592 A JP 32629592A JP 3359945 B2 JP3359945 B2 JP 3359945B2
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ヒ・グク・リ
ソン・ジン・ザン
イヨン・クオン・ジオン
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    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ素子の製
造方法に関し、特に、ＤＲＡＭ素子においてストリッジ
ノードの表面積を増大してセル容量を増大することがで
きる半導体メモリの製造方法に関する。
【０００２】
【従来の技術】近年、半導体製造の技術の発達にしたが
ってＤＲＡＭの大容量化が急速に推進されており、これ
により１メモリセルが占有する占有面積が必然的に減少
される傾向にある。一般に、ＤＲＡＭ素子はＭＯＳコン
デンサと転送ＭＯＳトランジスタとを含むメモリセルで
構成される。このようなメモリセルに記録されている情
報を読出す時の信号レベルがＭＯＳコンデンサに蓄積さ
れた電荷量によって決定される。これによりＤＲＡＭセ
ルの大容量化のためにメモリセルの占有面積を減少しな
ければならないという要求条件に応じてコンデンサの実
効面積を大きく減少することはできない。したがって、
ＤＲＡＭ素子をさらに大容量化にするために重要な問題
は、メモリセルの占有面積の最小化を図りながら、いか
にセルのコンデンサを増大させることができるかという
ものである。メモリセルの占有面積を増加させず、メモ
リセルの容量を増加させるための方法としては、コンデ
ンサの絶縁層の厚さを薄くする方法、コンデンサの絶縁
層の誘電常数を大きくする方法、またはコンデンサの面
積を増加する方法などがある。
【０００３】しかし、コンデンサの面積を増加する方法
の中、コンデンサの絶縁層の厚さを薄くする方法は、Ｄ
ＲＡＭ素子の信頼性のため制限があり、かつ誘電常数の
増大のためコンデンサの絶縁層としてＳｉＯ2の代わり
にＳｉ3Ｎ4 などを使用することもあるが、これも又Ｄ
ＲＡＭ素子の信頼性に問題になる。メモリセルの占有面
積の増加なく、セル容量を増加する方法としてスタック
形コンデンサ構造およびトレンチ形構造がすでに提案さ
れた。
【０００４】図１〜４は従来のＤＲＡＭ素子の製造工程
図で、側壁を有するストリッジノードを形成してセル容
量を増加させたものである。従来のＤＲＡＭ素子の製造
方法は、ＭＯＳトランジスタを形成し、ビットラインの
コンタクトにビットラインを形成し、ついで積層コンデ
ンサを形成していた。図１を参照すれば、素子間の分離
用フィールド酸化膜１２が形成されているシリコン基板
１１上に、基板と反対の導電型を有する不純物領域１
３、ゲート１４、ゲート絶縁膜１５を順次形成してＭＯ
Ｓトランジスタを完成する。ついで、ビットラインの形
成部位のゲート絶縁膜１５を除去してビットラインのコ
ンタクトを形成し、このビットラインコンタクト１６お
よびビットライン絶縁用絶縁膜１７を形成する。その後
コンデンサの形成工程としてコンデンサのコンタクトに
のみポリシリコン膜を選択的に蒸着してポリシリコンプ
ラグ１８を形成する。プラグ１８の形成後、基板全面に
わたって窒化膜１９、酸化膜２０を順次積層し、その上
に感光剤２１を塗布する。感光剤２１をパターニングし
てピラ（Ｐｉｌｌａｒ）形成用パターンを形成する。図
２に示すように、前記形成された感光剤パターンを用い
て酸化膜２０、窒化膜１９を順次エッチングしてピラを
形成し、感光剤パターンを除去する。窒化膜のエッチン
グ時、酸化膜２０との高い選択比が要求される。図３に
示すように、ストリッジノード用ポリシリコン膜２２を
基板全面にわたって蒸着し、酸化膜またはＳＯＧ（Ｓｉ
ｌｉｃｏｎ−Ｏｎ−Ｇｌａｓｓ）膜等により平坦化させ
た後、ポリシリコン膜をエッチングバックして酸化膜２
０の上部のポリシリコン膜２２を除去する。それにより
セルの間が分離される。図４に示すように、窒化膜１９
の上部の酸化膜２０を除去し、図示されないが、前記ポ
リシリコン膜２２の表面上に誘電体膜を形成し、プレー
トノードを形成することによりコンデンサを完成する。
【０００５】上述の方法はセル容量の増加のために、側
壁構造のストリッジノードを形成する。この方法は難し
い窒化膜の平坦化工程を行わなければならない。さらに
コンデンサのコンタクトにのみプラグを形成するため
に、ポリシリコン膜を選択的に蒸着するのに高度の技術
と高価な装備を必要とするという問題点がある。また、
窒化膜のエッチング時、酸化膜との高い選択比が要求さ
れ、ピラの形態も基板に垂直となるので、大量生産には
難しい問題点があった。
【０００６】図５〜７は従来の他のＤＲＡＭ素子の概略
製造工程図で、ストリッジの表面に凹凸面を形成してセ
ル容量の増加のための方法である。図５乃至７はＤＲＡ
Ｍ素子の製造工程の中、シリコン基板３１上にトランジ
スタとビットラインを形成した後、コンデンサを製造す
るための工程図を示すものである。トランジスタとビッ
トラインを形成するための工程は、前記の工程と同一で
あるので図面の簡略化のため、図面上にトランジスタお
よびビットラインは図示せず、コンデンサの部分のみを
示す。図５に示すように、トランジスタおよびビットラ
インを形成した後、不純物領域３２が形成されたシリコ
ン基板３１上に絶縁膜３３を全面的に形成する。前記絶
縁膜３３の所定部分をエッチングして前記不純物領域３
２を露出させ、コンデンサコンタクト３４を形成する。
ついで、６００℃で低圧蒸着法（ＬＰＣＶＤ）を用いて
ドーピングされたポリシリコン膜３５を所定の厚さに蒸
着し、コンデンサコンタクト３４を含むようにパターニ
ングする。図６に示すように、基板全面にわたって１ｔ
ｏｒｒ圧力、５５０℃の温度でヘリウム（Ｈｅ）で希釈
されたＳｉＨガス（約２０％）を用いて凹凸面を有する
ポリシリコン膜３６を蒸着する。図７に示すように、Ｈ
Ｂｒガスを用いて前記ポリシリコン膜３６を異方性乾式
エッチングによりエッチングバックすると、パターニン
グされたポリシリコン膜３５の側壁以外のポリシリコン
膜３６が除去される。したがって、凹凸面を有するスト
リッジノードが自己整合的に形成される。図示されない
が、ストリッジノードの全表面に誘電体膜を形成し、こ
の誘電体膜を含むプレートノードを形成することにより
コンデンサを完成する。図７に示すストリッジノード３
５、３６の凹凸面の形態が半球形と仮定すれば、ストリ
ッジノードの表面が平面であるストリッジノードに対す
る凹凸面を有するストリッジノードの全体の表面積比は
次の式と表現される。 ２πｒ2 ／πｒ2 ・・・・・・・ （１） 前記式（１）で、凹凸面を有するストリッジノードの面
積を平坦なストリッジノードの面積より２倍以上に増加
させることは困難で、これにより、ストリッジノードに
凹凸面を形成してその面積を増加してセル容量を増加さ
せるには限界があるという問題があった。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ポリ
シリコン膜をダイレクト電子ビーム書き込み（Ｄｉｒｅ
ｃｔ ｅｌｅｃｔｒｏｎ ｂｅａｍ ｗｒｉｔｉｎｇ）
方式によりパターニングして複数のピラを有するストリ
ッジノードを形成することにより、工程の単純化を図
り、かつセル容量を増加することができる半導体メモリ
素子の製造方法を提供することにある。本発明の他の目
的は、矩形の複数の位相シフタが一定間隔をおいて配列
されたマスクを用いて２次元的に互いに独立配列される
ことができ、また直交する複数のピラを有するストリッ
ジノードを形成してセル容量の増加が可能な半導体メモ
リ素子の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のシリコンメモリ素子の製造方法は、フィ
ールド酸化膜が形成されたシリコン基板上に不純物領
域、ゲート、ゲート絶縁膜およびゲート側壁スペーサを
形成してトランジスタを形成する工程と；ビットライン
のコンタクト領域にビットライン、ビットライン絶縁用
絶縁膜およびビットライン側壁スペーサを順次形成する
工程と；基板全面にわたってポリシリコン膜を蒸着する
工程と；感光剤を塗布し、ダイレクト電子ビーム書き込
み方式によりパターニングする工程と；前記パターニン
グされた感光剤を用いてポリシリコン膜をエッチングし
て複数のピラを有するストリッジノードを形成する工程
と；ノードマスクを用いてフィールド酸化膜およびビッ
トラインの上部のポリシリコン膜を除去して素子間のス
トリッジノードを分離させる工程と；ストリッジノード
の全ての表面に有電体膜を形成する工程と；誘電体膜上
にプレートノードを形成する工程と；を含む。
【０００９】また本発明のシリコンメモリ素子の製造方
法は、フィールド酸化膜が形成されたシリコン基板上に
不純物領域、ゲート、ゲート絶縁膜およびゲート側壁ス
ペーサを順次形成してトランジスタを形成する工程と；
ビットラインのコンタクト領域にビットライン、ビット
ライン絶縁用絶縁膜およびビットライン側壁スペーサを
順次形成する工程と；基板全面にわたって平坦化用絶縁
膜を蒸着して平坦化する工程と；ストリッジノード用ポ
リシリコン膜を基板全面にわたって蒸着する工程と；複
数の位相シフタが備えられたガラスマスクを設ける工程
と；シリコン基板上に感光剤を塗布する工程と；シリコ
ン基板上より所定距離ほど離隔された位置で、ガラスマ
スクを固定させ半導体基板を１次露光させる工程と；同
一位置でシリコン基板を９０度回転して２次露光する工
程と；感光剤を現像して感光剤パターンを形成する工程
と；パターニングされた感光剤をマスクとしてポリシリ
コン膜をパターニングすることにより、複数のピラを有
するストリッジノードを形成する工程と；前記感光剤を
除去する工程と；ストリッジノード全ての表面に誘電体
膜を形成する工程と；誘電体膜上にプレートノードを形
成する工程を含む。
【００１０】
【実施例】図８〜１２は本発明の第１実施例によるシリ
コンメモリ素子の製造工程図である。本発明の第１実施
例は、ダイレクト電子ビーム書き込み方式によりストリ
ッジノード用ポリシリコン膜をパターニングして複数の
ピラを有するストリッジノードを形成してその表面積を
増加させることによりセル容量を増加する方法である。
まず図８を参照する。半導体基板５０上に素子分離用フ
ィールド酸化膜５１を形成し、基板と反対の導電型の不
純物をイオン注入して不純物領域５２を形成する。シリ
コン基板５０上にワードラインとして作用するゲート５
３、ゲート絶縁膜５４およびゲート側壁スペーサ５５を
順次形成してトランジスタを形成する。
【００１１】ビットラインのコンタクト領域にビットラ
イン５６を形成し、ビットライン絶縁用絶縁膜５７およ
びビットライン側壁スペーサ５８を順次形成する。コン
デンサを形成するための工程としてストリッジノード用
ポリシリコン膜５９を５０００Å乃至６０００Å程度の
厚さで基板全面にわたって蒸着する。ポリシリコン膜５
９上に感光剤６０を塗布し、ダイレクト電子ビーム書き
込み方式により前記感光剤６０をパターニングする。図
９に示すように、前記パターニングされた感光剤６０を
用いてポリシリコン膜５９を反応性イオンエッチング法
によりエッチングして複数のピラを有するストリッジノ
ードを形成する。ストリッジノードを形成した後前記感
光剤６０を除去する。ストリッジノードは複数のピラが
一定間隔で一方向に配列された構造を有する。ストリッ
ジノードを形成するためのポリシリコン膜５９のエッチ
ングの時、ビットライン、またはゲートの上部より１０
００Åの深さまでストリッジノードを形成する。
【００１２】図１０に示すように、ノードマスク６１を
フィールド酸化膜５１およびビットライン５６の上部の
ポリシリコン膜５９を除去して素子間を分離させる。図
１１に示すように、ストリッジノード用ポリシリコン膜
５９の全ての表面に誘電体膜６２を形成し、その上にプ
レートノード６３を形成してコンデンサが完成する。図
１２は本発明のＤＲＡＭ素子の完成断面図で、トランジ
スタおよびコンデンサが形成された半導体基板５０上に
ＢＰＳＧ膜や酸化膜等の平坦化膜６４を蒸着して平坦化
させ、その上にメタルライン６５を形成したものであ
る。
【００１３】上述したＤＲＡＭ素子は、ストリッジノー
ドが、複数のピラが一方向に一定間隔で配列された構造
を有し、各ピラの高さを５０００Å程度に高めることが
できるので、ストリッジノードの表面積を増大させるこ
とが可能であり、これにより３０ｐＦ以上の容量が得る
ことができる。
【００１４】図１３〜２０は本発明の第２実施例による
ＤＲＡＭ素子の製造工程図である。本発明の第２実施例
は、矩形の複数の位相シフタが一定間隔で配列されたマ
スクを用いて二重露光法によりポリシリコン膜をパター
ニングして２次元的に互いに独立配列されるか、または
互いに直交する複数のピラを有するストリッジノードを
形成してセル容量を増加させる方法である。図１３は半
導体基板上にトランジスタおよびビットラインを形成し
た後平坦化膜を用いて基板表面を平坦化させ、その上に
ストリッジノード用ポリシリコン膜を蒸着させた状態を
示すものである。符号８１は、半導体基板を示すもの
で、シリコン基板ではない。図８〜１１に示す工程と同
一の工程を行って基板上にトランジスタとビットライン
が形成され平坦化用絶縁膜を使用して、その表面を平坦
化した基板である。符号８２は、前記トランジスタとビ
ットラインが形成された後平坦化した半導体基板上に蒸
着されたストリッジノード用ポリシリコン膜をいうもの
である。図１４は位相シフタが備えられたガラスマスク
を設ける工程を示したものである。ガラスマスク８３は
その表面上に矩形の複数の位相シフタ８４が一定間隔を
おいて一方向に配列されている。
【００１５】図１５はストリッジノード用ポリシリコン
膜８２が形成された半導体基板８１を１次露光させる工
程を示したものである。図１３で設置された半導体基板
８１上に感光膜８５を全ての表面にわたって塗布した
後、この半導体基板８１から図１４で示したガラスマス
ク８３を所定距離離間した状態でコンデンスレンズ８
６、またはリダクションレンズのような露光装置を使用
して半導体基板８１を１次露光させる。図１６では、図
１５の１次露光と同一条件下で、半導体基板８１を２次
露光する。２次露光工程は前記１次露光工程と同一の条
件下で行われるが、但し、半導体基板８１を固定した状
態で位相シフタ８４を備えたガラスマスク８３を９０度
回転するか、またはガラスマスク８３を固定し、半導体
基板８１を９０度回転した状態で半導体基板を２次露光
する。すなわち、半導体基板８１およびガラスマスク８
３を所定距離離隔した状態で、半導体基板８１またはガ
ラスマスク８３のいずれかを固定し、他方を９０度回転
させて２次露光する。このように、矩形の複数の位相シ
フタが備えられたガラスマスクを用いて半導体基板８１
を二重露光することにより、基盤形のマスクを使用する
ものと同一の効果が得られる。
【００１６】図１７、１８は、二重露光工程後、感光剤
の現像工程を示すものである。二重露光工程後、感光剤
８５を現像すると、残存する感光膜８５が複数の突起を
有するようにパターニングされる。この時感光膜８５が
ポジチブレジストであれば、図１７に示すように、相互
に独立に所定間隔をおいた突起が形成され、ネガチブレ
ジストであれば、図１８に示すように、突起が相互に直
交してつながった形状に形成される。図１９、２０は、
図１７、１８に示す感光剤８５のパターンをマスクとし
て平坦化された半導体基板８１上に形成されたポリシリ
コン膜８２をパターニングしてストリッジノードを形成
する工程を示したものである。図１７に示したポジチブ
ホトレジストをマスクとしてポリシリコン膜８２を異方
性乾式エッチング法によりパターニングすれば、図１９
に示すように複数のピラが所定間隔をおいて２次元的に
独立配列されたストリッジノードが形成される。一方、
図１８に示されたポジチブホトレジストをマスクとして
ポリシリコン膜８２を異方性乾式エッチング法によりパ
ターニングする場合、図２０に示すように複数のピラが
相互直交するストリッジノードが形成される。ついで、
図示されないが、半導体基板８１上に形成された図１９
または２０に示すような構造を有するストリッジノード
の全ての表面にわたって誘電体膜を形成し、その上にプ
レートノードを形成してコンデンサを形成する。本発明
の第２実施例によるＤＲＡＭ素子は、シリコン基板８１
上に蒸着されたポリシリコン膜８２のエッチング深さを
調節することによりストリッジノードの表面積を大きく
増大させることができる。すなわち、半導体基板８１上
に蒸着されたストリッジノード用ポリシリコン膜８２の
エッチング深さをｈ，ピラ間の最小間隔をｒという場
合、独立されたピラ、または直交するピラについての各
々の表面積は下記式で表現されることができる。 Ｓ1 ＝ Ｓ2 ＝ ２ｒ2 ＋４ｒｈ ・・・・・・・ （２） したがって、元の平面構造のストリッジノードの平面積
（Ｓ＝２ｒ2 ）と、本発明の実施例によるピラ各々の表
面積とを比較してみると、下記式で表現されることがで
きる。 Ｓ1／Ｓ ＝ Ｓ2／Ｓ＝（２ｒ2＋４ｔｈ）／２ｒ2＝１＋２ｈ／ｒ ・・（３） したがってエッチング深さ（ｈ）を最小間隔（ｒ）より
大きくする場合（ｈ≫ｒ）、式（３）に示すようにスト
リッジノードの表面積を大きく増大させることができ
る。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
ストリッジノードの表面積を増加させてセル当たりの容
量を非常に増大させることができる。また、ノードの形
成工程の時、電子ビームマスクまたはノードマスクなど
を使用するのでその工程が簡単であり、かつダイレクト
電子ビーム書き込み方法によりストリッジノードのピラ
を正確に定義し調節することができる。
【図面の簡単な説明】
【図１】従来の側壁ストリッジノードを有するシリコン
メモリ素子の製造工程図である。
【図２】従来の側壁ストリッジノードを有するシリコン
メモリ素子の製造工程図である。
【図３】従来の側壁ストリッジノードを有するシリコン
メモリ素子の製造工程図である。
【図４】従来の側壁ストリッジノードを有するシリコン
メモリ素子の製造工程図である。
【図５】従来のストリッジノードが凹凸面を有するシリ
コンメモリ素子の製造工程図である。
【図６】従来のストリッジノードが凹凸面を有するシリ
コンメモリ素子の製造工程図である。
【図７】従来のストリッジノードが凹凸面を有するシリ
コンメモリ素子の製造工程図である。
【図８】本発明の第１実施例によるシリコンメモリ素子
の製造工程図である。
【図９】本発明の第１実施例によるシリコンメモリ素子
の製造工程図である。
【図１０】本発明の第１実施例によるシリコンメモリ素
子の製造工程図である。
【図１１】本発明の第１実施例によるシリコンメモリ素
子の製造工程図である。
【図１２】本発明の第１実施例によるシリコンメモリ素
子の製造工程図である。
【図１３】本発明の第２実施例によるシリコンメモリ素
子の製造工程図である。
【図１４】本発明の第２実施例によるシリコンメモリ素
子の製造工程図である。
【図１５】本発明の第２実施例によるシリコンメモリ素
子の製造工程図である。
【図１６】本発明の第２実施例によるシリコンメモリ素
子の製造工程図である。
【図１７】本発明の第２実施例によるシリコンメモリ素
子の製造工程図である。
【図１８】本発明の第２実施例によるシリコンメモリ素
子の製造工程図である。
【図１９】本発明の第２実施例によるシリコンメモリ素
子の製造工程図である。
【図２０】本発明の第２実施例によるシリコンメモリ素
子の製造工程図である。
【符号の説明】
５０ 半導体基板 ５１ フィールド酸化膜 ５２ 不純物領域 ５３ ゲート ５４ ゲート絶縁膜 ５５ 側壁スペーサ ５６ ビットライン ５７ ビットライン絶縁膜 ５８ 側壁スペーサ ５９ ポリシリコン膜 ６０ 感光剤 ６１ ノードマスク ６２ 誘電体膜 ６３ プレートノード ６４ 平坦化膜 ６５ メタルライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒ・グク・リ 大韓民国・ソウル−シ・ガンナム−グ・ デチ−ドン・ケボ ２チャ ウソン ア パートメント・11−605ホ (72)発明者 ソン・ジン・ザン 大韓民国・ソウル−シ・ソンドン−グ・ ソンス１−ガ・２−ドン・７−20 (72)発明者 イヨン・クオン・ジオン 大韓民国・ソウル−シ・ソンパーグ・カ ラク−ドン 119・カラク プラザ ア パートメント・３−803 (56)参考文献 特開 平３−133172（ＪＰ，Ａ) 特開 平３−127859（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108 H01L 21/027 H01L 21/822 H01L 27/04

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 フィールド酸化膜が形成されたシリコン
    基板上に不純物領域、ゲート、ゲート絶縁膜およびゲー
    ト側壁スペーサを順次形成してトランジスタを形成する
    工程と； ビットラインのコンタクト領域にビットライン、ビット
    ライン絶縁用絶縁膜およびビットライン側壁スペーサを
    順次形成する工程と； 基板全面にわたって平坦化用絶縁膜を蒸着して平坦化す
    る工程と； ストリッジノード用ポリシリコン膜を基板全面にわたっ
    て蒸着する工程と； 複数の位相シフタが備えられたガラスマスクを設ける工
    程と； シリコン基板上に感光剤を塗布する工程と； シリコン基板上より所定距離離隔された位置で、ガラス
    マスクを固定させ半導体基板を１次露光させる工程と； 同一位置でシリコン基板を９０度回転して２次露光する
    工程と； 感光剤を現像して感光剤パターンを形成する工程と； パターニングされた感光剤をマスクとしてポリシリコン
    膜をパターニングすることにより、複数のピラを有する
    ストリッジノードを形成する工程と； 前記感光剤を除去する工程と； ストリッジノード全ての表面に誘電体膜を形成する工程
    と； 誘電体膜上にプレートノードを形成する工程とからなる
    ことを特徴とする半導体メモリ素子の製造方法。
  2. 【請求項２】 複数の位相シフタは、矩形で、かつ一方
    向に一定間隔をおいてガラスマスク上に配列されること
    を特徴とする請求項１記載の半導体メモリセルの製造工
    程。
  3. 【請求項３】 ２次露光の時、基板を９０度回転する代
    わりに、ガラスマスクを９０度回転させることを特徴と
    する請求項１記載の半導体メモリセルの製造工程。
  4. 【請求項４】 感光剤としてポジチブホトレジストまた
    はネガチブホトレジストのいずれかを使用することを特
    徴とする請求項１記載の半導体メモリセルの製造工程。
  5. 【請求項５】 ポジチブホトレジスト使用の時、ストリ
    ッジノードの複数のピラが、２次元的に、互いに一定間
    隔をおいて独立的に配列されることを特徴とする請求項
    １または請求項４記載の半導体メモリセルの製造工程。
  6. 【請求項６】 ネガチブホトレジスト使用の時、ストリ
    ッジノードの複数のピラが、互いに直交形成されること
    を特徴とする請求項１または請求項４記載の半導体メモ
    リセルの製造工程。
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