KR100221610B1 - 디알에이엠셀제조방법 - Google Patents
디알에이엠셀제조방법 Download PDFInfo
- Publication number
- KR100221610B1 KR100221610B1 KR1019910020387A KR910020387A KR100221610B1 KR 100221610 B1 KR100221610 B1 KR 100221610B1 KR 1019910020387 A KR1019910020387 A KR 1019910020387A KR 910020387 A KR910020387 A KR 910020387A KR 100221610 B1 KR100221610 B1 KR 100221610B1
- Authority
- KR
- South Korea
- Prior art keywords
- node
- polysilicon
- forming
- dram cell
- etching
- Prior art date
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
본 발명은 DRAM 셀 제조 방법에 관한 것으로서, 특히 셀 캐패시터를 증가시키도록 전자 비임(E-beam) 직접 묘화(Difect Writing)방법에 의한 랙(Rack) 구조 스토리지 노드를 갖는 DRAM 셀 제조 방법에 관한 것이다.
이를 위하여 본 발명에서는, DRAM 셀 제조 방법에서, 실리콘 기판위에 게이트 및 비트라인을 형성하고 노드 콘택을 형성한 다음, 노드 폴리 실리콘을 소정의 두께로 데포지션하는 단계와, 전자 비임용 레지스트를 입히고 전자비임 직접 묘화(Direct Writing)방식으로 상기 레지스트를 페터닝하는 단계와, RIE(Reactive Ion Etch) 방식으로 상기 노드 폴리 실리콘(14a)의 에치된 하부가 깊이(t) 1000A 정도가 되도록 에치하는 단계와, PR 패턴을 노드 마스크(15)로 사용하여 기판 전면에 형성된 노드 폴리 실리콘(14a)을 식각하여 아일랜드(Island)형상의 노드 폴리실리콘(14b)를 선택적으로 형성하는 단계와, 노드 폴리실리콘(14b)의 표면에 유전체막(16)을 형성하고 플레이트 폴리실리콘(17)을 데포지션하는 단계를 포함하여 이루어지는 DRAM 셀 제조방법.
Description
제1도는 종래의 DRAM 셀 제조 공정도.
제2도는 본 발명의DRAM 셀 제조 공정도 및 구성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 게이트
13 : 비트라인 14, 14a, 14b : 노드 폴리 실리콘
15 : 노드 마스크 16 : 유전체막
17 : 플레이트 폴리실리콘
본 발명은 DRAM 셀 제조 방법에 관한 것으로서, 특히 셀 캐패시터를 증가시키도록 전자 비임(E-beam) 직접 묘화(Difect Writing)방법에 의한 랙(Rack) 구조 스토리지 노드를 갖는 DRAM 셀 제조 방법에 관한 것이다.
종래의 DRAM 셀 구조의 제조 공정을 첨부된 도면 1도를 참조하여 설명하면 다음과 같다.
즉, 제1a도에 도시된 바와 같이 실리콘 기판 위에 게이트(1) 및 비트라인(2) 패턴을 형성하고, 노드 콘택에 선택적으로 다결정 실리콘(3)을 증착한다. 그후 실리콘 질화막(9) 및 실리콘 산화막(6)을 차례로 증착한 뒤, 필라용 패턴을 형성한다. 계속해서 제1b도와 같이, 실리콘 산화막과 질화막을 식각한 후 감광제를 제거한다. 이때 질화막을 식각할 때는 산화막과의 높은 선택비가 요구된다.
이어서, 제1c도와 같이, 노드용 다결정 실리콘(4)을 증착하고 산화막 또는 SOG 등으로 평탄화를 한 후, 제1d도처럼 식각하여 노드 상부의 다결정 실리콘을 제거하므로 셀 사이가 격리된다. 이 후 유전체막을 입히고 플레이트 다결정 실리콘을 증착시켜서 캐패시터를 형성한다.
이와 같은 종래의 기술에서는 다음과 같은 문제점이 있다. 첫째, 선택적 다결정 실리콘 증착은 고도의 기술과 비싼 장비가 필요하며, 둘째, 실리콘 질화막으로 평탄화하는 것이 어려우며 많은 신기술이 필요하다. 세째로, 실리콘 질화막 식각시 산화막과으 높은 선택비가 필요하고 또한 필라(Pillar)의 모양도 수직이어야 하는데 이것은 대량 생산시 매우 어려운 기술이다.
본 발명의 캐패시터 제조방법은 이러한 문제점을 해결하기 위해서 안출된 것으로서 첨부된 도면 제2도를 참조하여 설명하면 다음과 같다.
먼저 제2a도와 같이, 실리콘 기판(11)위에 게이트(12) 및 비트라인(13)을 형성하고, 노드 콘택을 형성한 다음, 노드 폴리 실리콘(14)을 5000 내지 6000A정도 데포지션한다. 이어서 전자 비임용 레지스트(Resist)을 입힌 후 전자비임(E-beam)으로 직접 묘화(Direct Writing)하여 상기 레지스트를 페터닝하며, 계속해서 제2b도와 같이, RIE(Reactive Ion Etch) 방식으로 상기 노드 폴리 시릴콘(14a)의 에치된 하부가 깊이(t) 1000A 정도가 되도록 에치한다.
다음에 제2c도와 같이, PR 패턴을 노드 마스크(15)로 사용하여 기판 전면에 형성된 노드 폴리 실리콘(14a)을 식각하여 아일랜드(Island)형상의 노드 폴리실리콘(14b)를 선택적으로 형성하며, 이어서 노드 폴리실리콘(14b)의 표면에 유전체막(16)을 형성하고 플레이트 폴리실리콘(17)를 데포지션한다(제2d도)
제2e도는 본 발명의 DRAM 셀의 완성도로서 전술된 캐패시터 위에 BSPG 또는 산화막이 증착 및 평탄화되고 메탈 라인이 형성된 모습이다.
이와 같이 형성된 본 발명의 DRAM 셀을 사용하므로, 다음과 같은 효과를 얻을 수 있다.
첫째 노드의 높이를 5000A 정도로 높일 수 있으므로 셀당 30fF 이상의 용량을 얻을 수 있고, 둘째, 노드 형성 공정 즉, 전자비임 마스크, 노드 마스크, 등의 단계가 간단하다. 셋째, 다이렉트 전자 비임 라이팅으로 노드폴리 필라를 정확히 정의 및 조절할 수 있다.
Claims (1)
- DRAM 셀 제조 방법에 있어서, 실리콘 기판위에 게이트 및 비트라인을 형성하고 노드 콘택을 형성한 다음 노드 폴리 실리콘을 소정의 두께로 데포지션하는 단계와, 전자 비임용 레지스트을 입히고 전자비임 직접 묘화방식으로 상기 레지스트를 페터닝하는 단계와, RIE방식으로 상기 노드 폴리 실리콘의 에치된 하부가 깊이(t) 1000A 정도가 되도록 에치하는 단계와, PR 패턴을 노드 마스크로 사용하여 기판 전면에 형성된 노드 폴리 실리콘을 에치하여 아일랜드형상의 노드 폴리실리콘을 선택적으로 형성하는 단계와, 노드 폴리 실리콘 표면에 유전체 막을 형성하고 플레이트 폴리실리콘을 데포지션하는 단계를 포함하여 이루어지는 DRAM 셀 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910020387A KR100221610B1 (ko) | 1991-11-15 | 1991-11-15 | 디알에이엠셀제조방법 |
| TW081108806A TW221720B (ko) | 1991-11-15 | 1992-11-04 | |
| JP32629592A JP3359945B2 (ja) | 1991-11-15 | 1992-11-12 | 半導体メモリ素子の製造方法 |
| DE4238404A DE4238404B4 (de) | 1991-11-15 | 1992-11-13 | Verfahren zur Herstellung einer Halbleiterspeichervorrichtung |
| US07/975,884 US5336630A (en) | 1991-11-15 | 1992-11-13 | Method of making semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910020387A KR100221610B1 (ko) | 1991-11-15 | 1991-11-15 | 디알에이엠셀제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100221610B1 true KR100221610B1 (ko) | 1999-09-15 |
Family
ID=19322917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910020387A KR100221610B1 (ko) | 1991-11-15 | 1991-11-15 | 디알에이엠셀제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100221610B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129956A (ja) * | 1988-11-09 | 1990-05-18 | Oki Electric Ind Co Ltd | 半導体メモリ素子の製造方法 |
-
1991
- 1991-11-15 KR KR1019910020387A patent/KR100221610B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129956A (ja) * | 1988-11-09 | 1990-05-18 | Oki Electric Ind Co Ltd | 半導体メモリ素子の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5332685A (en) | Method of manufacturing a DRAM cell | |
| KR100207462B1 (ko) | 반도체 장치의 커패시터 제조방법 | |
| JPH02183534A (ja) | 集積デバイス中に接点を形成するために絶縁層を通してテーパー状のホールを形成する方法 | |
| KR100221610B1 (ko) | 디알에이엠셀제조방법 | |
| KR20000042460A (ko) | 반도체소자의 비트라인 콘택 형성방법 | |
| KR940009626B1 (ko) | 랙(Rack) 구조의 스토리지 노드를 갖는 DRAM 셀 제조방법 | |
| KR0147660B1 (ko) | 반도체방치의 커패시터 제조방법 | |
| KR930008893B1 (ko) | 메모리 셀의 캐패시터 제조방법 | |
| KR930008883B1 (ko) | 스택 커패시터 제조방법 | |
| KR930008542B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR100268938B1 (ko) | 반도체 메모리 장치의 제조방법 | |
| KR100223796B1 (ko) | 디램 셀 제조방법 | |
| KR100399963B1 (ko) | 반도체 장치의 전하저장전극 형성방법 | |
| KR100275934B1 (ko) | 반도체장치의 미세도전라인 형성방법 | |
| KR100256809B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR0139891B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR0142662B1 (ko) | 광간섭 무늬를 이용한 캐패시터의 전하저장전극 형성방법 | |
| KR0146529B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR20050001186A (ko) | 반도체소자 제조시의 갭매립방법 | |
| KR960000365B1 (ko) | 반도체장치의 콘택홀 형성방법 | |
| KR940009620B1 (ko) | 반도체 셀의 캐패시터 제조방법 | |
| KR100236060B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100277883B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100243333B1 (ko) | 반도체소자의 콘택제조방법 | |
| KR100780616B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100524 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |