KR930008893B1 - 메모리 셀의 캐패시터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래 기술의 캐패시터 제조방법을 도시한 도면.
제 2 도는 본 발명의 캐패시터 제조방법을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트 2 : 비트 라인
3 : 선택적 다결정 실리콘 4 : 노드용 다결정 실리콘
5 : 플레이트용 다결정 실리콘 6 : 실리콘 산화막
8 : 감광제 9 : 실리콘 질화막
10 : 유전체
본 발명은 메모리 셀의 캐패시터 제조방법에 관한 것으로, 특히 캐패시터 실린더형으로 하여 간단하면서도 고집적 셀에 적당하도록 한 메모리 셀의 캐패시터 제조방법에 관한 것이다.
종래 기술에서는(예를들어 히다찌의 보유 기술), 메모리 셀의 캐패시터를 제조하기 위하여 다음과 같은 공정을 사용하였다.
즉, 제 1a 도의 도시된 바와같이 실리콘 기판 위에 게이트(1) 및 비트라인(2) 패턴을 형성하고, 노드 콘택에 선택적으로 다결정 실리콘(3)을 증착한다. 그 후 실리콘 질화막(9) 및 실리콘 질화막(6)을 차례로 증착한 뒤, 필라용 패턴을 형성한다. 계속해서 제 1b 도와 같이, 실리콘 산화막과 질화막을 식가한후 감광제를 제거한다. 이때 질화막을 식가할 때는 산화막과의 높은 선택비가 요구된다.
이어서 제 1c 도와 같이 노드용 다결정 실리콘(4)을 증착하고 산화막 또는 SOG 등으로 평탄화를 한후, 제 1d 도 처럼 식각하여 노드 사이의 다결정 실리콘을 제거하므로 셀 사이가 격리된다. 이후 유전체막을 입히고 플레이트 다결정 실리콘을 증착시켜서 캐패시터를 형성한다.
이와같은 종래의 기술에서는 다음과 같은 문제점이 있다. 첫째, 선택적 다결정 실리콘 증착은 고도의 기술과 비싼 장비가 필요하며, 둘째, 실리콘 질화막으로 평탄화 하는 것이 어려우며 많은 신기술이 필요하다. 셋째로, 실리콘 질화막 식각시 산화막과의 높은 선택비가 필요하고 또한 필라(Pillar)의 모양도 수직이어야 하는데 이것은 대량 생산시 매우 어려운 기술이다.
본 발명의 캐패시터 제조방법은 이러한 문제점을 해결하기 위해서 안출된 것으로 첨부된 도면 제 2 도를 참조하여 설명하면 다음과 같다.
먼저 제 2a 도의 도시된 바와같이, 실리콘 기판 상에 필드산화막 게이트(1) 및 비트라인(2)을 형성하고 실리콘 산화막(6)으로 비트라인(2)을 절연시켜 후 다시 얇은 실리콘 산화막(6)을 증착시킨다.
이후 노드 콘택을 식각한 후 도핑된 다결정 실리콘(4)을 증착시킨다.
이때 도핑된 다결정 실리콘(4)은 약 1000~1500Å정도를 증착시킨다. 이어서 제 2b 도에 도시된 바와같이, 노드 형성용 필라(Pillar)가 형성될 지역에 작은 마스크를 사용하여 패턴을 형성한 후 다결정 실리콘(4)을 식각한다. 계속해서 제 2c 도와 같이, 감광제(8)를 제거한다(제 2d 도). 제 2e 도에서 보는 바와같이 노드 형성용 다결정 실리콘(4)을 증착하고, 실리콘 산화막(6)을 증착하여 에치백 하므로 노드 형성을 다결정 실리콘이 드러나게 한 후(제 2f 도), 다결정 실리콘(4)을 식각하고 불산(HF)에서 산화막(6)을 제거한다(제 2g 도).
그후 유전체 막(10)을 형성하고 플레이트 다결정 실리콘(5)을 증착시켜서 메모리 셀의 캐패시터를 완성한다.
이와같이 본 발명의 방법으로 메모리 셀 캐패시터를 제조하므로 종래 기술의 문제점인, 선택적 다결정 실리콘 증착기술, 실리콘 질화막 평탄화 기술 및 실리콘 질화막 식각에 의해 필라(Pillar) 형성시 실리콘 산화막과의 고 선택비를 갖는 기술을 피할 수 있고, 현실적으로 대량 생산이 가능한 기술로 메모리 셀의 캐패시터를 제조할 수 있다.
Claims (1)
- 메모리 셀의 캐패시터 제조 방법에 있어서, 실리콘 기판상에 필드 산화막, 게이트 및 비트라인을 형성하고, 실리콘 산화막으로 비트라인을 절연시킨후 다시 얇은 산화막을 증착시키는 단계(a)와, 노드 콘택을 식각한 후 도핑된 다결정 실리콘을 증착시키는 단계(b)와, 노드 형성용 필터(Pillar)가 형성될 지역에 작은 마스크를 사용하여 패턴을 형성하고 다결정 실리콘을 식각하는 단계(c)와, 감광제를 제거하고 산화막을 증착시켜 평탄화시킨 후 노드 형성용 필라 패턴을 형성하고 산화막을 식각하는 단계(d)와, 감광제를 제거하고 노드 형성용 다결정 실리콘을 증착하는 단계(e)와, 실리콘 산화막을 증착하여 에치 백 하므로 노드 형성용 다결정 실리콘이 드러나게 한후 노출된 다결정 실리콘을 식각하고, 산화막을 제거하는 단계(f)와, 유전체막을 형성하고 플레이트 다결정 실리콘을 증착시키는 단계(g)를 구비하여 이루어지는 메모리 셀의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910016072A KR930008893B1 (ko) | 1991-09-16 | 1991-09-16 | 메모리 셀의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019910016072A KR930008893B1 (ko) | 1991-09-16 | 1991-09-16 | 메모리 셀의 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930006913A KR930006913A (ko) | 1993-04-22 |
| KR930008893B1 true KR930008893B1 (ko) | 1993-09-16 |
Family
ID=19319958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910016072A KR930008893B1 (ko) | 1991-09-16 | 1991-09-16 | 메모리 셀의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930008893B1 (ko) |
-
1991
- 1991-09-16 KR KR1019910016072A patent/KR930008893B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930006913A (ko) | 1993-04-22 |
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