KR100400282B1 - 반도체소자의캐패시터제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 내부에 다수의 핀홀을 갖는 유전물질을 저장전극 표면에 형성하고 상기 핀홀을 통해 노출되는 저장전극의 표면에 선택 성장된 다결정실리콘으로 형성하여 상기 핀홀을 매립한 다음. 상기 유전물질을 제거하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 기술이다.
Description
본 발명은 핀홀을 이용한 반도체 소자의 캐패시터 ( Capacitor ) 제조방법에 관한 것으로, 특히 내부에 많은 핀홀을 가진 절연물질을 캐패시터의 저장전극 표면에 도포하고 상기 핀홀에 선택적 성장 실리콘을 성장시킨 다음, 상기 절연물질을 제거하여 저장전극의 유효면적을 극대화함으로써 반도체 소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 저장전극 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자의 캐패시터 제조과정에서는 공정을 단순화하며 캐패시터의 용량을 크게 하는 것이 매우 중요하다.
그러나 종래의 일반적인 캐패시터 제조기술에 있어서는 캐패시터의 크기를 증가시키지 않고는 그 용량을 증가하는 데 한계가 있다.
종래의 기술에 따른 저장전극형성방법의 일 실시예를 첨부 도면과 함께 살펴보기로 한다.
제 1A 도 내지 제 3A 도는 종래의 실린더형 저장전극 형성방법을 도시한 단면도이다.
제 1A 도는 반도체 기판(1) 상부에 층간절연막(3)을 증착하고 저장전극 콘택홀(5)을 오픈한 후 제 1 도전층(7), 제 1 산화막(9)을 차례로 증착하고 그 상부에 감광막 패턴(20)을 이룬 상태의 단면도이다.
제 1B 도는 상기의 감광막 패턴(20)을 이용하여 제 1 산화막(9), 제 1 도전층(7)을 차례로 이방성 식각한 후 감광막 패턴(20)을 제거하고, 전체구조 상부에 제 2 도전층(11)을 증착한 상태의 도면이다.
제 1C 도는 상기 제 2 도전층(11)을 전면식각하여 제 2 도전층 스페이서(11')를 형성한 후, 상기 제 1 산화막(9)을 제거하여 저장전극의 형상을 이룬 도면이다.
상기와 같은 종래의 방법에서는 저장전극의 높이(A)를 항상 일정하게 유지하기가 매우 어려워 공정의 안정성이 떨어지며, 그로 인해 소자의 신뢰성 저하가 우려된다.
또한 상기와 같은 저장전극 형성기술을 이용할 경우에는 반도체 소자가 점점 고집적화되어 감에 따른 저장전극 유효면적을 증대시키는 데에는 한계가 따르게 되는 문제점이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위하여 내부에 많은 핀홀을 갖는 절연물질을 저장전극 표면에 도포하고 상기 핀홀을 통해 노출된 다결정실리콘 상에 선택적 성장 실리콘을 형성한 다음, 상기 절연물질을 제거함으로써 저장전극의 유효면적을 극대화시키고 반도체 소자의 고집적화를 가능하게 하고 그에 따른 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 방법에 의하면,
반도체 기판 상부에 층간절연막을 형성하는 단계와,
저장전극 콘택마스크를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 상기 반도체기판을 노출시키는 저장전극 콘택홀을 형성하는 단계와,
상기 저장전극 콘택홀을 통하여 상기 반도체기판에 접속되는 다결정실리콘으로 저장전극을 형성하는 단계와,
상기 저장전극의 표면에 다수의 핀홀의 구비되는 유전물질을 도포하는 단계와,
상기 핀홀들의 직경을 증가시키기 위한 등방성 습식 식각공정을 실시하는 단계와,
상기 핀홀들을 통해 노출되는 저장전극의 표면에 선택 성장된 다결정실리콘으로 상기 핀홀들을 매립하고 상기 유전물질을 제거하는 단계를 포함하는 것과,
상기 유전물질의 제거 공정은 주변층과의 식각선택비 차이를 이용한 등방성 습식식각공정으로 실시하는 것과,
상기 유전물질은 상기 유전물질에 구비되는 핀홀 직경의 8 ∼ 12 배 두께로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제 2A 도 내지 제 2C 도는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 도시한 단면도이다.
제 2A 도를 참조하면, 반도체 기판(21) 상부에 층간절연막(23)을 증착하고 상기 층간절연막(23) 상부에 마스크용 감광막 패턴(미도시)을 형성한다.
상기 감광막 패턴을 식각 마스크로 하여 하부 층간절연막(23)을 식각하여 저장전극 콘택홀(도시안됨)을 오픈한다. 이때, 상기 저장전극 콘택홀은 종래기술의 콘택홀(5)과 같은 방법으로 형성한 것이다.
다음, 상기 감광막 패턴을 제거하고, 상기 콘택홀을 매립하는 다결정실리콘(27)을 전체표면상부에 증착한다.
저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기다결정실리콘(27)을 식각하여 저장전극을 형성한다.
제 2B 도를 참조하면, 상기 저장전극인 다결정실리콘(27) 상부를 포함한 전체표면상부에 유전물질(29)을 얇게 도포한다.
이때, 상기 유전물질(29)은 내부에 다수의 핀홀(31)이 구비되어 있는 절연물질로서, 예컨데 질화막을 사용할 수 있다.
상기 유전물질(29)의 증착 두께는 핀홀 직경의 10배 내외인 8∼12 배 정도로한다.
한편, 후속 선택적 실리콘 도포 공정을 용이하게 하기 위하여 상기 핀홀(31)의 직경을 증대시킬 필요가 있으며, 이를 위해 상기 유전물질(29)을 등방성 습식식각한다. 이로 인하여, 상기 유전물질(29)의 두께가 약간 줄어드는 동시에 상기 핀홀(31)의 직경도 증가된다.
제 2C 도를 참조하면, 상기 핀홀(31)을 통하여 노출되는 상기 다결정실리콘(27)을 선택적으로 성장시켜 선택 성장된 다결정실리콘(33)으로 상기 핀홀(31)을 매립한다.
이때, 상기 선택 성장된 다결정실리콘(33)은 상기 저장전극을 구성하는 다결정실리콘(27) 표면에 형성된 핀홀(31)에만 형성된다.
제 2D 도를 참조하면, 상기 유전물질(29)을 등방성 습식식각으로 식각하여 제거한다.
이때, 상기 유전물질(29)의 습식식각공정은 상기 층간절연막(23) 및 다결정실리콘(27,33)과의 식각선택비 차이를 이용하여 상기 유전물질(29) 만을 제거한 것이다.
이상에서 상술한 바와 같은 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 종래의 캐패시터 제조공정 중 단순한 한 단계의 공정 추가로 캐패시터의 크기를 일정하게 유지하면서 저장전극의 면적을 종래의 경우보다 늘릴 수 있어 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 효과를 제공한다.
제 1A 도 내지 제 1C 도는 종래의 기술에 따른 반도체 소자의 저장전극 형성 공정을 도시한 단면도.
제 2A 도 내지 제 2E 도는 본 발명의 실시예에 따른 반도체 소자의 저장전극 형성공정을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1,21 : 반도체 기판 3,23 : 층간절연막
5 : 저장전극 콘택홀 7 : 제 1 도전층
9 : 제 1 산화막 11 : 제 2 도전층
20 : 감광막 패턴 27 : 다결정실리콘
29 : 유전물질 31 : 핀홀 ( pin hole )
33 : 선택적 성장 다결정실리콘 35 : 선택적 성장 다결정실리콘 패턴
Claims (3)
- 반도체 기판 상부에 층간절연막을 형성하는 단계와,저장전극 콘택마스크를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 상기 반도체기판을 노출시키는 저장전극 콘택홀을 형성하는 단계와,상기 저장전극 콘택홀을 통하여 상기 반도체기판에 접속되는 다결정실리콘으로 저장전극을 형성하는 단계와,상기 저장전극의 표면에 다수의 핀홀이 구비되는 유전물질을 도포하는 단계와,상기 핀홀들의 직경을 증가시키기 위한 등방성 습식 식각공정을 실시하는 단계와,상기 핀홀들을 통해 노출되는 저장전극의 표면에 선택 성장된 다결정실리콘으로 상기 핀홀들을 매립하고 상기 유전물질을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서상기 유전물질의 제거 공정은 주변층과의 식각선택비 차이를 이용한 등방성 습식식각공정으로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서상기 유전물질은 상기 유전물질에 구비되는 핀홀 직경의 8 ∼ 12 배 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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