KR100211544B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 선택적 텅스텐의 전도성 물질에만 증착되고 증착초기의 형태가 크기가 작은 핵(Nuclear)으로 성장되는 특성을 이용하여 넓은 표면적의 캐패시터를 제조할 수 있고, 캐패시터의 표면적을 증착조건과 식각기술만을 적절히 조절함에 의해 원하는 크기의 캐패시터 저장전극의 표면적을 용이하게 형성할 수 있는 방법으로서, 반도체 소자의 신뢰성을 향상시킬 수 있다.
Description
제1도 내지 제5도는 본 발명의 기술에 따른 반도체 소자의 캐패시터 제조공정 단계의 일실시예를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
5 : 콘택홀 10 : 반도체 기판
11 : 제 1 절연막 12 : 제 2 절연막
13 : 도전층 14, 15 : 감광막
16 : 제 3 절연막 17 : 제 4 절연막
18 : 선택적 - 텅스텐(Selective-W) 17' : 제 4 절연막 스페이서
본 발명은 반도체 소자의 캐패시터(Capacitor) 제조방법에 관한 것으로, 특히 선택적 텅스텐(Selective- W)이 전도성 물질에만 증착되고 증착초기의 형태가 크기가 작은 핵(Nuclear)으로 성장되는 특성을 이용하여 넓은 표면적의 캐패시터를 제조하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로 반도체 소자가 점점 고집적화됨에 따라 반도체 칩의 면적이 줄어들고 또한 캐패시터 형성 면적도 줄어들어 캐패시터 용량의 유지가 반도체 소자 집적화의 관건으로 등장하고 있다.
따라서 캐패시터 제조공정에 있어서는 캐패시터가 충분한 정전용량을 확보해야 하므로 제조공정이 단순하면서도 캐패시터의 용량을 크게하는 것이 매우 중요하다.
상기 캐패시터의 용량은 캐패시터의 저장전극 면적과 유전물질의 유전상수에 의하여 결정되어지는 바, 종래의 캐패시터 제조기술에 있어서는 주로 유전체로 사용되는 오엔오(Oxide+Nitride+Oxide; 이하 ONO라 칭함)는 유전상수가 작기 때문에 충분한 크기의 용량이 확보되지 않는 문제점이 있다.
아울러, 일정한 체적으로 높은 정전용량을 확보하기 위해서는 표면적을 늘려야 하나, 종래의 기술로는 디자인 마진(Design Margin)이 부족하여 안정된 제조공정의 확보가 어렵고 정전용량이 충분하지 못한 단점을 가지고 있다.
또한 높은 유전상수가 갖는 유전물질 예컨데, Ta2O5, TtO2, SrTtO3등은 신뢰성이나 박막특성등이 확인되지 않고 있기 때문에 반도체 소자의 캐패시터 제조시 위험부담을 안게 되는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위해 선택적 텅스텐이 전도성 물질에만 증착되고 증착초기의 형태가 크기가 작은 핵으로 성장되는 특성을 이용하여 넓은 표면적의 캐패시터를 제조하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 의하면,
반도체 기판 상부에 제 1 절연막과 제 2 절연막을 차례로 증착하는 단계와,
상기 제 2 절연막 상부에 마스크용 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 식각 마스크로 하여 하부의 제 2 절연막과 제 1 절연막을 식각하여 저장전극 콘택홀을 오픈하는 단계와,
상부의 감광막 패턴을 제거하고, 전체구조의 상부에 도전층을 형성하는 단계와.
상기 도전층 상부에 전하저장전극 마스크용 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 하여 상기 도전층을 식각하여 전하저장전극 패턴을 형성하는 단계와,
전체구조 상부에 제 3 절연막을 도포하여 평탄화시키는 단계와,
상기 제 3 절연막 상부에 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 식각장벽으로 하여 하부의 제 3 절연막을 식각하되 상기 도전층의 상부면까지 실시하는 단계와,
상기 감광막 패턴을 제거한 후 전체구조 상부에 제 4 절연막을 소정 두께 형성한 후 식각공정을 통해 상기 도전층 상부 표면을 오픈시킴과 함께 상기 오픈된 도전층의 상부 표면과 제 3 절연막의 측면에 걸쳐지는 제 4 절연막 스페이서를 형성하는 단계와,
선택적 텅스텐 증착공정을 실시하여 밀도가 큰 선택적 텅스텐을 상기 도전층의 상부 표면에 형성시키는 단계와,
상기 선택적 텅스텐을 식각장벽으로 하여 선택적 텅스텐과 도전층의 건식 식각률 차이가 큰 식각반응조건으로 하여 도전층을 부분 식각하는 단계와,
상기 제 2 절연막, 제 3 절연막, 제 4 절연막을 습식식각 공정을 통해 제거하는 단계로 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제1도 내지 제5도는 본 발명의 기술에 따른 반도체 소자의 캐패시터 제조공정단계를 도시한 단면도이다.
제1도를 참조하면, 반도체 기판(10) 상부에 제 1 절연막(12)과 제 2 절연막(13)을 차례로 증착하고 상기 제 2 절연막(13) 상부에 마스크용 감광막 패턴(미도시됨)을 형성한다.
상기 감광막 패턴을 식각 마스크로 하여 하부의 제 2 절연막(12)과 제 1 절연막(11)을 식각하여 저장전극 콘택홀(5)을 오픈한다.
다음 상부의 감광막 패턴을 제거하고, 전체구조의 상부에 도전층(13)을 형성하고 상기 도전층(13) 상부에 전하저장전극 마스크용 감광막 패턴(14)을 형성한다.
이때 상기 제 1 절연막(11)과 제 2 절연막(12)은 습식식각 선택도(Wet Etch Selectivity)가 큰 절연막으로 구성하되, 제 2 절연막(12)의 습식식각률이 제 1 절연막(11)보다 크게 한다.
또한 상기 도전층(13)은 다결정실리콘으로 형성할 수 있다.
제2도를 참조하면, 상기 감광막 패턴(14)을 마스크로 하여 상기 도전층(13)을 식각하여 전하저장전극 패턴을 형성한 후, 제 3 절연막(16)을 도포하여 평탄화시킨다.
다음 상기 제 3 절연막(16) 상부에 감광막 패턴(15)을 형성한다.
제3도를 참조하면, 상기 감광막 패턴(15)을 식각장벽으로 하여 하부의 제 3 절연막(16)을 식각하되 도전층(13)의 상부면까지 실시한다.
이어 상기 감광막 패턴(15)을 제거한 후 전체구조 상부에 제 4 절연막(17)을 소정두께 형성한다.
이때 상기 각 절연막의 습식식각 선택도는 습식식각률이 제 2 절연막(12)≒ 제 3 절연막(16)≒ 제 4 절연막(17) 제 1 절연막(11)의 특성을 갖도록 절연막을 선정한다.
제4도를 참조하면, 상기 제 4 절연막(17)을 도포시킨 후, 블랭킷 식각(Blancket Etch) 공정을 통해 도전층(13)을 오픈시킨다.
이때, 상기 식각공정을 통해 상기 도전층(13) 상부 표면을 오픈시킴과 함께 상기 오픈된 도전층(13)의 상부 표면과 제 3 절연막(14)의 측면에 걸쳐지는 제 4 절연막 스페이서(17')를 형성한다.
그리고 선택적 텅스텐 증착공정을 실시하여 밀도가 큰 선택적 텅스텐(16)을 도전층(13)의 상부 표면에 형성시킨다.
제5도를 참조하면, 형성된 선택적 텅스텐 핵(16)을 식각장벽으로 하여 선택적 텅스텐과 도전층(13)의 건식 식각률 차이가 큰 식각반응조건으로 하여 도전층(13)을 부분 식각시킨다.
그리고 제 2 절연막(12), 제 3 절연막(16), 제 4 절연막(17)은 습식식각 공정을 통해 제거한다.
따라서 본 발명은 선택적 텅스텐의 증착 특성중에서 전도성 물질에서만 증착되고 증착초기의 형태가 크기가 작은 핵으로 성장되는 것과, 또한 증착조건의 전도성 물질의 표면상태를 조절할 경우 핵의 수가 무한대로 증가시킬 수 있으며, 상기 선택적 텅스텐 핵을 도전층 식각시 식각 장벽으로 사용하여 도전층의 표면적을 크게 증가시킬 수 있다.
이상 상술한 바와 같이, 선택적 텅스텐 핵의 증착특성을 이용한 본 발명의 반도체 소자의 캐패시터 제조방법은 캐패시터의 표면적을 증착조건과 식각기술만을 적절히 조절함에 의해 원하는 크기의 캐패시터 저장전극의 표면적을 용이하게 형성할 수 있다.
Claims (6)
- 반도체 기판 상부에 제 1 절연막과 제 2 절연막을 차례로 증착하는 단계와, 상기 제 2 절연막 상부에 마스크용 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 마스크로 하여 하부의 제 2 절연막과 제 1 절연막을 식각하여 저장전극 콘택홀을 오픈하는 단계와, 상부의 감광막 패턴을 제거하고, 전체구조의 상부에 도전층을 형성하는 단계와, 상기 도전층 상부에 전하저장전극 마스크용 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 상기 도전층을 식각하여 전하저장전극 패턴을 형성하는 단계와, 전체구조 상부에 제 3 절연막을 도포하여 평탄화시키는 단계와, 상기 제 3 절연막 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각장벽으로 하여 하부의 제 3 절연막을 식각하되 상기 도전층의 상부면까지 실시하는 단계와, 상기 감광막 패턴을 제거한 후 전체구조 상부에 제 4 절연막을 소정 두께 형성한 후 식각공정을 통해 상기 도전층 상부 표면을 오픈시킴과 함께 상기 오픈된 도전층의 상부 표면과 제 3 절연막의 측면에 걸쳐지는 제 4 절연막 스페이서를 형성하는 단계와, 선택적 텅스텐 증착공정을 실시하여 밀도가 큰 선택적 텅스텐을 상기 도전층의 상부 표면에 형성시키는 단계와, 상기 선택적 텅스텐을 식각장벽으로 하여 선택적 텅스텐과 도전층의 건식 식각률 차이가 큰 식각반응조건으로 하여 도전층을 부분 식각하는 단계와, 상기 제 2 절연막, 제 3 절연막, 제 4 절연막을 습식식각 공정을 통해 제거하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제 1 절연막과 제 2 절연막은 습식식각 선택도가 큰 절연막으로 구성하되, 제 2 절연막의 습식식각률이 제 1 절연막보다 크게 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 선택적 텅스텐을 도전층의 상부 표면에 증착시킬 경우 증착조건을 조절하여 작은 크기의 핵을 형성하도록 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제 1 절연막과 제 2 절연막은 습식식각 선택도가 큰 절연막으로 구성하되, 제 2 절연막의 습식식각률이 제 1 절연막보다 크게 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 습식식각 선택도를 이용하여 상기 제 2, 제 3, 제 4 절연막을 식각하여 제거할 시, 습식식각률은 제 2 절연막≒ 제 3 절연막(14)≒ 제 4 절연막 제 1 절연막(11)인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 제 4 절연막 스페이서 형성시 블랭킷 식각을 통해 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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| KR1019960025733A KR100211544B1 (ko) | 1996-06-29 | 1996-06-29 | 반도체 소자의 캐패시터 제조방법 |
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| KR1019960025733A KR100211544B1 (ko) | 1996-06-29 | 1996-06-29 | 반도체 소자의 캐패시터 제조방법 |
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Cited By (1)
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| KR100694997B1 (ko) * | 2000-11-16 | 2007-03-14 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
-
1996
- 1996-06-29 KR KR1019960025733A patent/KR100211544B1/ko not_active IP Right Cessation
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| KR100694997B1 (ko) * | 2000-11-16 | 2007-03-14 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
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