KR100351989B1 - 반도체소자의 커패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 커패시터 형성방법에 관한 것으로, 종래 반도체소자의 커패시터 형성방법은 커패시터 용량을 높이기위해 커패시터의 높이를 증가시키므로 패터닝이 어려워지고, 깊은 식각을 견딜 수 있는 감광막의 마진이 작아지며 비트라인과 상부전극의 콘택을 형성하기 어려워질 뿐만아니라 크기를 줄이면 용량이 줄어들어 집적도를 높이지 못하는 문제점이 있었다. 따라서 본 발명은 소자가 형성된 반도체기판 상부에 제 1층간절연막을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그를 형성한 후 그 상부전면에 차례로 제 2층간절연막, 도전물질을 증착하고, 이 도전물질을 패터닝하여 비트라인을 형성한 후 상기 구조물 상부전면에 제 3층간절연막을 증착하는 제 1공정과; 상기 제 3층간절연막의 상부에 차례로 질화막, 제 1산화막, 감광막을 형성하고 상기 폴리플러그의 위치에 맞도록 패터닝한 후 상기 패터닝된 감광막을 마스크로 제 1산화막을 건식각하는 제 2공정과; 상기 제 1산화막을 등방성식각하여 제 1산화막을 측면에서 소정부분 제거하고, 감광막을 마스크로 상기 폴리플러그가 드러나도록 질화막, 제 3층간절연막, 제 2층간절연막을 이방성식각하여 콘택홀을 형성하는 제 3공정과; 상기 감광막을 제거하고, 상기 형성한 구조물 상부전면에 제 1폴리실리콘을 형성한후 에치백하는 제 4공정과; 상기 형성한 구조물 상부전면에 제 2산화막을 형성하고, 상기 제 1폴리실리콘으로 형성한 콘택의 중앙일부에만 잔류하도록 패터닝한 후 형성한 구조물 상부에 제 2폴리실리콘을 형성하는 제 5공정과; 상기 형성한 제 2폴리실리콘을 제 2산화막이 드러나도록 에치백하고, 그 구조물 상부전면에 제 3산화막을 형성한 후 제 2산화막이 드러나도록 에치백하는 제 6공정과; 상기 형성한 구조물 상부전면에 제 3폴리실리콘을 형성하고 제 2산화막이 드러나도록 에치백하는 제 7공정과; 상기 잔류하는 제 1산화막, 제 2산화막, 제 3산화막을 습식식각하여 제거한 후 상기 과정을 통해 형성한 구조물 상부전면에 유전막을 형성하고, 그 상부전면에 제 4폴리실리콘을 형성하는 제 8공정으로 이루어지는 반도체소자의 커패시터 형성방법을 통해 단순한 공정을 반복하여 수행하는 것으로 다중 실린더를 가지는 커패시터 하부전극을 형성할 수 있도록 하여 커패시터의 높이 및 크기를 변경하지 않으면서도 커패시터 전극의 표면적을 확대할 수 있는 효과가 있다.
Description
본 발명은 반도체소자의 커패시터 형성방법에 관한 것으로, 특히 커패시터 하부전극의 표면적을 확대하여 용량을 증가시키면서 집적도를 높이기에 적당하도록 한 반도체소자의 커패시터 형성방법에 관한 것이다.
종래 반도체소자 커패시터 형성방법의 일실시예를 도 1a 내지 도 1e의 수순단면도를 참고하여 설명하면 다음과 같다.
먼저, 도 1a에 도시한 바와 같이 소자가 형성된 반도체기판(1) 상부에 제 1층간절연막(2)을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그(3)를 형성한 후 그 상부전면에 차례로 제 2층간절연막(4), 도전막을 증착하고, 상기 도전막을 패터닝하여 비트라인(5)을 형성한 다음 상기 구조물 상부전면에 제 3층간절연막(6)을 증착한다.
그 다음, 도 1b에 도시한 바와 같이 상기 폴리플러그(3)가 형성된 영역과 연결되도록 상기 제 3층간절연막(6), 제 2층간절연막(4)을 식각하여 콘택홀을 형성하고, 이를 도전성물질로 채워 노드콘택(7)을 형성한 후 그 상부전면에 질화막(8)을 증착한다.
이때, 상기 질화막(8)은 후속 습식식각공정에서 하부막을 보호하는 식각방지막으로 사용된다.
그 다음, 도 1c에 도시한 바와 같이 상기 질화막(8) 상부에 산화막(9)을 높이형성하고, 커패시터가 형성될 위치에 맞추어 노드콘택(7)이 드러나도록 차례로 산화막(9), 질화막(8)을 식각한 후 형성된 구조물 상부전면에 제 1폴리실리콘(10)을 형성한다.
그 다음, 도 1d에 도시한 바와 같이 상기 형성한 구조물 상부전면에 스핀온글라스(11)를 높이 형성하고, 이를 상기 제 1폴리실리콘(10)이 드러나도록 에치백한 후 상기 드러난 제 1폴리실리콘(10)을 식각한다.
이때, 상기 제 1폴리실리콘(10)의 상부가 제거되고, 산화막(9)의 측면에 측벽형태로 잔류하게 되는데, 그 상태로 커패시터 하부전극이 된다.
그 다음, 도 1e에 도시한 바와 같이 상기 잔류하는 스핀온글라스(11) 및 산화막(9)을 습식식각하여 제거하고, 상기과정을 통해 드러난 제 1폴리실리콘(10) 및 질화막(8) 상부전면에 유전막(12)을 형성하고, 그 상부전면에 제 2폴리실리콘(13)을 형성한다.
이때, 상기 제 2폴리실리콘(13)은 커패시터 상부전극이 되며 메모리소자에서는 모든 커패시터 하부전극 상부에 단일막으로 형성되고, 저전위에 연결된다.
상기한 바와 같은 종래 반도체소자의 커패시터 형성방법은 커패시터 용량을 높이기위해 커패시터의 높이를 증가시키므로 패터닝이 어려워지고, 깊은 식각을 견딜 수 있는 감광막의 마진이 작아지며 비트라인과 상부전극의 콘택을 형성하기 어려워질 뿐만아니라 크기를 줄이면 용량이 줄어들어 집적도를 높이지 못하는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 단순한 공정을 반복하여 수행하는 것으로 커패시터의 높이 및 크기를 변경하지 않으면서도 커패시터 전극의 표면적을 확대할 수 있는 반도체소자의 커패시터 형성방법을 제공하는데 있다.
도 1은 종래 반도체소자의 커패시터 형성방법을 보인 수순단면도.
도 2는 본 발명 일실시예의 수순단면도.
*** 도면의 주요부분에 대한 부호의 설명 ***
21 : 반도체기판 22 : 제 1층간절연막
23 : 폴리플러그 24 : 제 2층간절연막
25 : 비트라인 26 : 제 3층간절연막
27 : 질화막 28 : 제 1산화막
29 : 제 1폴리실리콘 30 : 제 2산화막
31 : 제 2폴리실리콘 32 : 제 3산화막
33 : 제 3폴리실리콘 34 : 유전막
35 : 제 4폴리실리콘
상기한 바와 같은 본 발명의 목적을 달성하기 위한 반도체소자의 커패시터 형성방법은 소자가 형성된 반도체기판 상부에 제 1층간절연막을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그를 형성한 후 그 상부전면에 차례로 제 2층간절연막, 도전물질을 증착하고, 이 도전물질을 패터닝하여 비트라인을 형성한 다음 상기 구조물 상부전면에 제 3층간절연막을 증착하는 제 1공정과; 상기 제 3층간절연막의 상부에 차례로 질화막, 제 1산화막, 감광막을 형성하고 상기 폴리플러그의 위치에 맞도록 패터닝한 후 상기 패터닝된 감광막을 마스크로 제 1산화막을 건식각하는 제 2공정과; 상기 제 1산화막을 등방성식각하여 제 1산화막을 측면에서 소정부분 제거하고, 감광막을 마스크로 상기 폴리플러그가 드러나도록 질화막, 제 3층간절연막, 제 2층간절연막을 이방성식각하여 콘택홀을 형성하는 제 3공정과; 상기 감광막을 제거하고, 상기 형성한 구조물 상부전면에 제 1폴리실리콘을 형성한후 에치백하는 제 4공정과; 상기 형성한 구조물 상부전면에 제 2산화막을 형성하고, 상기 제 1폴리실리콘으로 형성한 콘택의 중앙일부에만 잔류하도록 패터닝한 후 형성한 구조물 상부에 제 2폴리실리콘을 형성하는 제 5공정과; 상기 형성한 제 2폴리실리콘을 제 2산화막이 드러나도록 에치백하고, 그 구조물 상부전면에 제 3산화막을 형성한 후 제 2산화막이 드러나도록 에치백하는 제 6공정과; 상기 형성한 구조물 상부전면에 제 3폴리실리콘을 형성하고 제 2산화막이 드러나도록 에치백하는 제 7공정과; 상기 잔류하는 제 1산화막, 제 2산화막, 제 3산화막을 습식식각하여 제거한 후 상기 과정을 통해 형성한 구조물 상부전면에 유전막을 형성하고, 그 상부전면에 제 4폴리실리콘을 형성하는 제 8공정으로 이루어지는 것을 특징으로한다.
상기한 바와 같은 본 발명에의한 반도체소자의 커패시터 형성방법을 도 2a 내지 도 2h에 도시한 수순단면도를 일 실시예로하여 상세히 설명하면 다음과 같다.
먼저, 도 2a에 도시한 바와 같이 소자가 형성된 반도체기판(21) 상부에 제 1층간절연막(22)을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그(23)를 형성한 후 그 상부전면에 차례로 제 2층간절연막(24), 도전물질을 증착하고, 이 도전물질을 패터닝하여 비트라인(25)을 형성한 후 상기 구조물 상부전면에 제 3층간절연막(26)을 증착한다.
그 다음, 도 2b에 도시한 바와 같이 상기 제 3층간절연막(26)의 상부에 차례로 질화막(27), 제 1산화막(28), 감광막(PR2)을 형성하고 상기 폴리플러그(23)의 위치에 맞도록 패터닝한 후 상기 패터닝된 감광막(PR2)을 마스크로 제 1산화막(28)을 건식각한다.
그 다음, 도 2c에 도시한 바와 같이 상기 제 1산화막(28)을 등방성식각하여 제 1산화막(28)을 측면에서 소정부분 제거하고, 감광막(PR2)을 마스크로 상기 폴리플러그(23)가 드러나도록 질화막(27),제 3층간절연막(26), 제 2층간절연막(24)을 이방성식각하여 콘택홀을 형성한다.
이때, 상기 제 1산화막(28)을 등방성식각하면 드러나있는 제 1산화막(28)의 측면이 식각되는데, 후속공정에서 제 1산화막(28)이 패터닝되는 형상에 맞추어 커패시터 하부전극의 크기 및 형상이 결정되므로 그 식각량은 형성할 커패시터 하부전극의 크기에 맞춘다.
그 다음, 도 2d에 도시한 바와 같이 상기 감광막(PR2)을 제거하고, 상기 형성한 구조물 상부전면에 제 1폴리실리콘(29)을 형성한후 에치백한다.
상기 제 1폴리실리콘(29)의 상부는 커패시터 하부전극의 하단부분이 되고, 그 하부는 폴리플러그(23)와 연결되므로 스토리지 노드콘택이 된다.
그 다음, 도 2e에 도시한 바와 같이 상기 형성한 구조물 상부전면에 제 2산화막(30)을 형성하고, 상기 제 1폴리실리콘(29)으로 형성한 콘택의 중앙일부에만 잔류하도록 패터닝한 후 형성한 구조물 상부에 제 2폴리실리콘(31)을 형성한다.
이때, 상기 형성하는 제 2산화막(30)패턴에 따라 커패시터 하부전극의 실린더 형상이 결정되는데, 처음 형성하는 패턴에 의해 가장 내부에 형성되는 실린더의 크기가 정해진다.
그 다음, 도 2f에 도시한 바와 같이 상기 형성한 제 2폴리실리콘(31)을 제 2산화막(30)이 드러나도록 에치백하고, 그 구조물 상부전면에 제 3산화막(32)을 형성한 후 제 2산화막(30)이 드러나도록 에치백한다.
이때, 상기 제 3산화막(32)은 제 2폴리실리콘(31)으로 형성한 커패시터 하부전극의 내부실린더와 후속공정에서 형성할 후속실린더와의 이격영역을 정의하는 역할을 한다.
그 다음, 도 2g에 도시한 바와 같이 상기 형성한 구조물 상부전면에 제 3폴리실리콘(33)을 형성하고 제 2산화막(30)이 드러나도록 에치백한다.
이때, 상기와 같이 제 3폴리실리콘(33)에 의해 커패시터 하부전극의 외측실린더가 형성되어 2중의 실린더를 가지는 커패시터 하부전극이 된다.
또한, 상기 제 2폴리실리콘(31)을 좀더 안쪽으로 형성하고, 그 공정에서 상기 제 3폴리실리콘(33)을 형성하는 공정까지를 반복하면 2이상의 실린더를 가지는 커패시터 하부전극을 형성할 수 있어 동일한 크기의 커패시터에서 용량을 높일 수 있다.
그 다음, 도 2h에 도시한 바와 같이 상기 잔류하는 제 1산화막(28), 제 2산화막(30), 제 3산화막(32)을 습식식각하여 제거한 후 상기 과정을 통해 형성한 구조물 상부전면에 유전막(34)을 형성하고, 그 상부전면에 제 4폴리실리콘(35)을 형성한다.
이때, 상기 제 4폴리실리콘(35)은 커패시터 상부전극이 되며 메모리소자에서는 모든 커패시터 하부전극 상부에 단일막으로 형성되고, 저전위에 연결된다
상기한 바와 같은 본 발명 반도체소자의 커패시터 형성방법은 단순한 공정을 반복하여 수행하는 것으로 다중 실린더를 가지는 커패시터 하부전극을 형성할 수 있도록 하여 커패시터의 높이 및 크기를 변경하지 않으면서도 커패시터 전극의 표면적을 확대할 수 있는 효과가 있다.
Claims (2)
- 소자가 형성된 반도체기판 상부에 제 1층간절연막을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그를 형성한 후 그 상부전면에 차례로 제 2층간절연막, 도전물질을 증착하고, 이 도전물질을 패터닝하여 비트라인을 형성한 후 상기 구조물 상부전면에 제 3층간절연막을 증착하는 제 1공정과; 상기 제 3층간절연막의 상부에 차례로 질화막, 제 1산화막, 감광막을 형성하고 상기 폴리플러그의 위치에 맞도록 패터닝한 후 상기 패터닝된 감광막을 마스크로 상기 제 1산화막을 건식각하는 제 2공정과; 상기 제 1산화막을 등방성식각하여 그 제 1산화막을 측면에서 소정부분 제거하고, 감광막을 마스크로 상기 폴리플러그가 드러나도록 상기 질화막, 제 3층간절연막, 제 2층간절연막을 이방성식각하여 콘택홀을 형성하는 제 3공정과; 상기 감광막을 제거하고, 상기 형성한 구조물 상부전면에 제 1폴리실리콘을 형성한후 에치백하는 제 4공정과; 상기 형성한 구조물 상부전면에 제 2산화막을 형성하고, 상기 제 1폴리실리콘으로 형성한 콘택의 중앙일부에만 잔류하도록 패터닝한 후 그 구조물 상부에 제 2폴리실리콘을 형성하는 제 5공정과; 상기 형성한 제 2폴리실리콘을 상기 제 2산화막이 드러나도록 에치백하고, 그 구조물 상부전면에 제 3산화막을 형성한 후 상기 제 2산화막이 드러나도록 에치백하는 제 6공정과; 상기 형성한 구조물 상부전면에 제 3폴리실리콘을 형성하고 상기 제 2산화막이 드러나도록 에치백하는 제 7공정과; 상기 잔류하는 제 1산화막, 제 2산화막, 제 3산화막을 습식식각하여 제거한 후 상기 과정을 통해 형성한 구조물 상부전면에 유전막을 형성하고, 그 상부전면에 제 4폴리실리콘을 형성하는 제 8공정으로 이루어진 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
- 제 1항에 있어서, 상기 제 5공정에서 제 7공정까지를 반복하여 다수의 실린더를 가지는 커패시터 하부전극을 형성하는것을 특징으로하는 반도체소자의 커패시터 형성방법.
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