KR100434506B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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KR100434506B1 KR10-2002-0036414A KR20020036414A KR100434506B1 KR 100434506 B1 KR100434506 B1 KR 100434506B1 KR 20020036414 A KR20020036414 A KR 20020036414A KR 100434506 B1 KR100434506 B1 KR 100434506B1
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Abstract

대용량을 확보하면서도 인접하는 스토리지 노드 전극과의 브리지를 방지할 수 있는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자의 제조방법은, 먼저, 반도체 기판상에 층간 절연막 및 에치 스톱퍼를 순차적으로 적층한다음, 상기 층간 절연막 및 에치 스톱퍼 내부에 일정 간격을 가지고 스토리지 노드 콘택 플러그를 형성한다. 그후, 상기 스토리지 노드 콘택 플러그가 노출되도록 에치 스톱퍼 상부에 몰드 산화막 기둥을 형성하고, 상기 몰드 산화막 기둥의 측벽에 도전 라인 패턴 및 절연 라인 패턴을 다수번 교대로 형성하여, 몰드 산화막 기둥 사이의 공간을 충진한다. 상기 몰드 산화막 기둥과 직교하도록, 몰드 산화막 기둥, 도전 라인 패턴 및 절연 라인 패턴을 소정 부분 식각하여, 구를 형성한다. 그 다음, 상기 구에 절연막으로 된 지지대를 형성하고, 상기 몰드 산화막 및 절연 라인 패턴을 선택적으로 제거하여, 스토리지 노드 전극을 형성한다.

Description

반도체 메모리 소자 및 그 제조방법{Semiconductor memory device and method for manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 대용량 캐패시터를 구비하는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가됨에 따라, 단위 셀 면적 및 셀 사이의 간격은 축소되는 반면, 캐패시터는 일정 용량을 보유해야 하기 때문에 좁은 면적에 대용량을 가지는 캐패시터가 요구된다. 종래에는 캐패시터의 대용량을 확보하기 위하여, 고유전 물질을 유전막으로 사용하는 방법, 유전막의 두께를 감소시키는 방법, 스토리지 노드 전극의 표면적을 증가시키는 방법 등이 제안되고 있으나, 일반적으로 스토리지 노드 전극의 표면적을 증가시키는 방법이 일반적으로 이용된다.
스토리지 노드 전극의 표면적을 증가시키는 방법으로는 예를들어, 스토리지노드 전극을 실린더(cylinder) 또는 콘케이브(concave)와 같이 3차원적으로 형성하는 방법이 주로 이용되고 있다.
도 1은 종래의 콘케이브 방식의 스토리지 노드 전극을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 모스 트랜지스터와 같은 회로 소자(도시되지 않음)가 구비된 반도체 기판(10) 상부에 층간 절연막(12)이 형성된다. 층간 절연막(12) 내부에는 스토리지 노드 콘택 패드(14)가 구비된다. 이 스토리지 노드 콘택 플러그(14)는 알려진 바와 같이, 선택된 모스 트랜지스터의 소오스 영역(도시되지 않음)과 이후 형성될 스토리지 노드 전극을 연결시킨다. 스토리지 노드 콘택 플러그(14) 및 층간 절연막(12) 상부의 소정 부분에는 컵 형태의 콘케이브 스토리지 노드 전극(16)이 형성된다. 이 콘케이브 형태의 스토리지 노드 전극(16)은 다음과 같은 방법으로 형성된다. 먼저, 스토리지 노드 콘택 플러그(14)를 포함하고 있는 층간 절연막(12) 상부에 소정 두께의 몰드 산화막(mold oxide:도시되지 않음)을 증착한다. 다음, 스토리지 노드 콘택 플러그(14)가 노출되도록, 홀(hole) 형태로 몰드 산화막을 식각하여, 스토리지 노드 전극이 형성될 영역을 한정한다. 그후, 노출된 스토리지 노드 콘택 패드(14)와 콘택되도록 몰드 산화막 상부에 도전층(도시되지 않음) 및 버퍼 절연막(도시되지 않음)을 순차적으로 형성한다. 이어서, 몰드 산화막 표면이 노출되도록, 도전층 및 노드 분리용 절연막을 화학적 기계적 연막(chemical mechanical polishing)한다. 그 다음, 노드 분리용 절연막 및 몰드 산화막을 공지의 방식으로 제거함으로써, 콘케이브 형태의 스토리지 노드 전극(16)을 형성한다.
그러나, 상기와 같은 콘케이브 방식으로 형성된 스토리지 노드 전극은 다음과 같은 문제점을 갖는다.
즉, 대용량을 갖는 스토리지 노드 전극을 제작하기 위하여는, 제한된 면적하에서 높이를 증대시켜야 한다. 스토리지 노드 전극의 높이를 증가시키기 위하여는 상기 몰드 산화막을 두껍게 형성해야 한다. 이 경우 스토리지 노드 전극을 한정하기 위한 몰드 산화막 식각시, 홀 측벽의 슬로프(slope)가 심하게 발생하므로, 노출되는 스토리지 노드 콘택홀의 폭(CD:critical dimension)이 작아진다. 이에 따라 얇고 높게 형성되는 스토리지 노드 전극의 하단부는 좁아서 상당히 불안정한 형상을 지니게 될 뿐만 아니라, 인접하는 스토리지 노드 전극과의 거리가 점차로 감소되어, 스토리지 노드 전극간의 절연을 확보하기 어렵다.
더욱이, 후속 공정에서 발생되는 열응력에 의해 일부 취약한 스토리지 노드 전극이 쓰러지거나 부러지면서 셀간에 브릿지를 발생시켜 소자의 불량을 유발하는 문제점을 지니고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 스토리지 노드 전극의 높이를 증가시켜도, 인접하는 스토리지 노드 전극과의 브리지를 방지할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1은 일반적인 콘케이브 형태의 스토리지 노드 전극을 갖는 반도체 메모리 소자의 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예 1을 설명하기 위한 각 공정별 평면도이다.
도 3a 내지 도 3c는 본 발명의 실시예 1을 설명하기 위한 각 공정별 단면도이다.
도 4는 본 발명의 실시예 1에 따라 형성된 반도체 메모리 소자의 사시도이다.
도 5는 본 발명의 실시예 1의 변형예를 나타낸 평면도이다.
도 6a 내지 도 6d는 본 발명의 실시예 2를 설명하기 위한 각 공정별 평면도이다.
도 7a 및 도 7b는 본 발명의 실시예 2를 설명하기 위한 각 공정별 단면도이다.
도 8은 본 발명의 실시예 2에 따라 형성된 반도체 메모리 소자의 사시도이다.
도 9는 본 발명의 실시예 2의 변형예를 나타낸 평면도이다.
도 10a 내지 도 10c는 본 발명의 실시예 3을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 120 : 워드 라인 구조물
165 : 비트 라인 구조물 190,191,195,196 : 몰드 산화막 기둥
201,261 312,332 : 도전 라인 패턴 221,225,271,275 : 절연 라인 패턴
230,235 : 구 240,245 : 지지대
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
상기한 본 발명이 이루고자 하는 기술적 과제를 달성하기 위하여, 본 발명의 일 견지에 따른 반도체 메모리 소자는 다음과 같은 구성을 갖는다. 다수개의 액티브 영역, 상기 액티브 영역을 지나는 다수의 워드 라인 구조물, 상기 워드 라인 구조물 양측의 액티브 영역에 형성되는 소오스, 드레인 영역, 및 상기 워드 라인 구조물과 교차되고 상기 드레인 영역과 전기적으로 연결되며 상기 액티브 영역 사이의 공간을 지나는 다수의 비트 라인 구조물을 포함하는 반도체 기판이 제공된다. 상기 반도체 기판상에는 스토리지 노드 콘택 플러그를 갖는 층간 절연막 형성되어 있으며, 스토리지 노드 콘택 플러그 상부에는 일정 높이를 가지면서, 등간격으로 이격된 다수의 라인 패턴들로 구성되는 스토리지 노드 전극이 스토리지 노드 콘택 플러그와 콘택되도록 형성된다. 또한, 상기 스토리지 노드 전극의 라인 패턴들의 연장 방향과 직교하도록, 스토리지 노드 전극 사이에 지지대가 삽입,고정되어 있으며, 상기 라인 패턴은 직선 형태를 갖는다.
이때, 상기 라인 패턴은 상기 비트 라인 구조물과 평행하게 연장될 수 있고, 이러한 경우, 상기 지지대는 상기 몰드 산화막 기둥은 상기 워드 라인 구조물 사이의 드레인 영역 및 드레인 영역과 대응되는 소자 분리막 상부에 형성된다. 한편, 상기 라인 패턴은 상기 워드 라인 구조물과 평행하게 연장되면, 상기 지지대는 상기 각각의 비트 라인 구조물과 오버랩되도록 형성된다.
또한, 상기 지지대는 상기 라인 패턴의 높이 보다 낮은 높이를 가짐이 바람직하고, 지지대는 절연막으로 구성된다.
또한, 상기 층간 절연막 표면에 에치 스톱퍼가 더 형성되어 있고, 상기 스토리지 노드 콘택 플러그는 상기 에치 스톱퍼 표면까지 연장된다.
또한, 본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 층간 절연막을 증착하고, 상기 층간 절연막 내부에 일정 간격을 가지고 다수의 스토리지 노드 콘택 플러그를 형성한다. 그리고나서, 상기 스토리지 노드 콘택 플러그가 노출되도록 상기 층간 절연막 상부에 일정 간격으로 몰드 산화막 기둥을 형성하고, 상기 몰드 산화막 기둥의 측벽에 도전 라인 패턴 및 절연 라인 패턴을 다수번 교대로 형성하여, 몰드 산화막 기둥 사이의 공간을 충진한다. 그후, 상기 몰드 산화막 기둥과 직교하도록, 몰드 산화막 기둥, 도전 라인 패턴 및 절연 라인 패턴을 소정 부분 식각하여, 구를 형성하고, 상기 구 내부에 절연막으로 된 지지대를 형성한다. 다음, 상기 몰드 산화막 및 절연 라인 패턴을 선택적으로 제거하여, 스토리지 노드 전극을 형성한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저, 다수개의 액티브 영역, 상기 액티브 영역을 지나는 다수의 워드 라인 구조물, 상기 워드 라인 구조물 양측의 액티브 영역에 형성되는 소오스, 드레인 영역, 및 상기 워드 라인 구조물과 교차되고 상기 드레인 영역과 전기적으로 연결되며 상기 액티브 영역 사이의 공간을 지나는 다수의 비트 라인 구조물을 포함하는 반도체 기판상에 반도체 기판상에 층간 절연막을 증착한다. 다음, 상기 층간 절연막 내부에 일정 간격을 가지면서 상기 소오스 영역과 전기적으로 연결되도록 스토리지 노드 콘택 플러그를 형성하고, 상기 층간 절연막 상부에 스토리지 노드 콘택 플러그가 노출되도록 일정 간격을 가지고 상기 비트 라인 구조물과 평행하게 몰드 산화막 기둥을 형성한다. 그리고나서, 상기 몰드 산화막 기둥 측벽에 도전 라인 패턴 및 절연 라인 패턴을 다수번 교대로 형성하여, 몰드 산화막 기둥 사이의 공간을 충진한다음, 상기 몰드 산화막 기둥과 직교하도록, 몰드 산화막 기둥, 도전 라인 패턴 및 절연 라인 패턴을 소정 부분 식각하여 구를 형성한다. 그후, 상기 구에 절연막으로 된 지지대를 형성하고, 상기 몰드 산화막 및 절연 라인 패턴을 선택적으로 제거하여, 스토리지 노드 전극을 형성한다. 이때, 상기 지지대에 의하여 개별 스토리지 노드 전극으로 분리된다. 여기서, 상기 몰드 산화막 기둥은 선택된 비트 라인 구조물과 오버랩되도록 형성하는 것이 바람직하다. 또한, 상기 구는 상기 몰드 산화막 기둥은 상기 워드 라인 구조물 사이의 드레인 영역 및 드레인 영역과 대응되는 소자 분리막 상부에 형성되는 것이 바람직하다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저, 다수개의 액티브 영역, 상기 액티브 영역을 지나는 다수의 워드 라인 구조물, 상기 워드 라인 구조물 양측의 액티브 영역에 형성되는 소오스, 드레인 영역, 및 상기 워드 라인 구조물과 교차되고 상기 드레인 영역과 전기적으로 연결되며 상기 액티브 영역 사이의 공간을 지나는 다수의 비트 라인 구조물을 포함하는 반도체 기판 상에 층간 절연막을 증착한다. 그리고나서, 상기 층간 절연막 내부에 일정 간격을 가지고 상기 소오스 영역과 전기적으로 연결되도록 스토리지 노드 콘택 플러그를 형성하고, 상기 스토리지 노드 콘택 플러그가 노출되도록 상기 층간 절연막 상부에 상기 워드 라인 구조물과 평행하게 몰드 산화막 기둥을 형성한다. 그후, 상기 몰드 산화막 기둥 측벽에 도전 라인 패턴 및 절연 라인 패턴을 다수번 교대로 형성하여, 몰드 산화막 기둥 사이의 공간을 충진하고, 상기 몰드 산화막 기둥과 직교하도록 몰드 산화막 기둥, 도전 라인 패턴 및 절연 라인 패턴을 소정 부분 식각하여 구를 형성한다. 그후, 상기 구에 절연막으로 된 지지대를 형성하고, 상기 몰드 산화막 및 절연 라인 패턴을 선택적으로 제거하여 스토리지 노드 전극을 형성한다. 이때, 상기 지지대에 의하여 개별 스토리지 노드 전극으로 분리된다. 아울러, 상기 몰드 산화막 기둥은 상기 워드 라인 구조물 사이의 드레인 영역 및 드레인 영역과 대응되는 소자 분리막 상부에 형성됨이 바람직하고, 상기 구는 비트 라인과 오버랩되도록 형성됨이 바람직하다.
여기서, 상기 몰드 산화막 기둥은 동일 선상에 위치하는 인접하는 몰드 산화막 기둥 사이에 1개 또는 2개의 스토리지 노드 콘택 플러그가 위치할 수 있다.
또한, 상기 도전 라인 패턴 및 상기 절연 라인 패턴으로 상기 몰드 산화막 기둥 사이의 공간을 매립하는 단계는, 상기 몰드 산화막 기둥 측벽에 도전 스페이서를 형성하는 단계, 상기 도전 스페이서 측벽에 절연 스페이서를 형성하는 단계, 상기 도전 스페이서를 형성하는 단계와 절연 스페이서를 형성하는 단계를 적어도 한번 이상 반복 실시하는 단계, 및 상기 몰드 산화막 기둥, 도전 스페이서 및 절연 스페이서를 화학적 기계적 연마하여 도전 라인 패턴 및 절연 라인 패턴을 형성하는 단계로 구성될 수 있다. 이때, 도전 스페이서는 상기 스토리지 노드 콘택 플러그와콘택되도록 형성하는 것이 바람직하다. 상기 도전 스페이서를 형성하는 단계와 절연 스페이서를 형성하는 단계에서, 최종적으로 절연 스페이서를 형성하여야 한다.
또한, 상기 도전 라인 패턴 및 상기 절연 라인 패턴으로 상기 몰드 산화막 기둥 사이의 공간을 매립하는 다른 방법으로는, 상기 층간 절연막 및 몰드 산화막 기둥 상부에 제 1 도전층을 증착하는 단계와, 상기 제 1 도전층 상부에 절연층을 형성하는 단계와, 상기 절연층 및 제 1 도전층을 비등방성 식각하여, 제 1 도전 스페이서 및 절연 스페이서를 형성하는 단계와, 상기 절연 스페이서 측벽에 제 2 도전 스페이서를 형성하는 단계, 및 상기 몰드 산화막 기둥, 제 1 도전 스페이서, 절연 스페이서 및 제 2 도전 스페이서를 화학적 기계적 연마하는 단계를 포함할 수 있다.
상기 지지대를 형성하는 단계는, 상기 구가 충분히 충진되도록 절연막을 증착하는 단계와, 상기 절연막을 구 내부에 존재하도록 식각하는 단계를 포함한다. 상기 절연막은 습식 식각 방식으로 식각하는 것이 바람직하고, 상기 절연막은 상기 도전 라인 패턴의 높이보다 낮은 높이를 갖도록 식각하는 것이 바람직하다.
또한, 상기 층간 절연막을 증착하는 단계와, 상기 스토리지 노드 콘택 플러그를 형성하는 단계 사이에, 상기 층간 절연막 상부에 에치 스톱퍼를 형성하는 단계를 더 포함한다.
상기 지지대를 구성하는 절연막은 상기 몰드 산화막 및 절연 라인 패턴과 식각 선택비를 갖는 것이 바람직하다.
이하, 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
도 2a 내지 도 2d는 본 발명의 실시예 1을 설명하기 위한 각 공정별 평면도이다. 도 3a 내지 도 3c는 본 발명의 실시예 1을 설명하기 위한 각 공정별 단면도이다. 도 4는 본 발명의 실시예 1에 따라 형성된 반도체 메모리 소자의 사시도이다고, 도 5는 본 발명의 실시예 1의 변형예를 나타낸 평면도이다. 참고로, 도 3a 내지 도 3c는 도 2a 내지 도 2d의 A-A'선을 따라 절단하여 나타낸 단면도들이다.
먼저, 도 2a 및 도 3a를 참조하여, 반도체 기판(100)의 선택된 영역에 공지의 STI 방식으로 소자 분리막(110)을 형성하여, 소자가 형성되는 액티브 영역(115)이 한정된다. 반도체 기판(100)은 P형 또는 N형의 불순물이 포함된 실리콘 기판일 수 있으며, 최적의 소자가 형성될 수 있도록 소정 영역 웰(well:도시되지 않음)을 구비할 수 있다. 액티브 영역(115)은 행(row) 및 열(column) 방향으로 각각 일정등간격만큼 이격배치되며, 예를들어, 바(bar) 형태를 갖는다. 액티브 영역(115)은 열(row)별로 교번(交番)적으로 동일하게 배치된다. 즉, 액티브 영역(115)의 장축 방향에 있어서, 인접하는 액티브 영역(115)의 사이의 공간은 다음 열의 액티브 영역(115)의 중앙 부분(이후 드레인 예정 영역)이 대응되도록 배치된다.
계속해서, 반도체 기판(100) 상에 워드 라인 구조물(120)을 형성한다. 워드 라인 구조물(120)은 서로 평행하게 연장되며, 액티브 영역(115)의 장축과 수직을 이루도록 배열된다. 아울러, 워드 라인 구조물(120)은 하나의 액티브 영역(115)당 한 쌍씩 배열될 수 있다. 워드 라인 구조물(120) 양측의 액티브 영역(115)에 소오스, 드레인 영역(도시되지 않음)을 공지의 방식으로 형성한다.
워드 라인 구조물(120), 소오스, 드레인 영역이 형성된 반도체 기판(100) 상부에 제 1 층간 절연막(130)을 형성하고, 제 1 층간 절연막(130) 내부에 소오스, 드레인 영역과 각각 콘택되며 제 1 층간 절연막(130)과 동일 높이를 가지는 콘택 패드(140a,140b)를 형성한다. 콘택 패드(140a,140b)는 다음과 같은 방식으로 형성할 수 있다. 먼저, 제 1 층간 절연막(130)을 형성한다음, 소오스, 드레인 영역(도시되지 않음)이 노출되도록 제 1 층간 절연막(130)을 식각한다. 다음 노출된 소오스, 드레인 영역과 콘택되도록 도전층, 예를 들어 도핑된 폴리실리콘막을 증착한후, 제 1 층간 절연막(130) 표면이 노출되도록 에치백 또는 화학적 기계적 연마하여 콘택 패드(140a,140b)를 형성한다. 여기서, 콘택 패드(140a)는 드레인 영역과 콘택되고, 콘택 패드(140b)는 소오스 영역과 콘택된다.
제 1 층간 절연막(130) 상부에 제 2 층간 절연막(150)을 형성하고, 제 2 층간 절연막(150) 상부에 비트 라인 구조물(165)을 형성한다. 비트 라인 구조물(165)은 비트 라인(160)과, 비트 라인(160) 상부에 형성되는 마스크막(162) 및 비트 라인(160)과 마스크막(162)의 양측벽에 형성되는 스페이서(164)를 포함한다. 마스크막(162) 및 스페이서(164)는 이후 스토리지 노드 콘택홀 형성시 자기 정렬 콘택홀을 형성하기 위하여 비트 라인(160)을 감싸도록 형성되며, 예를들어 실리콘 질화막으로 형성될 수 있다. 또한, 비트 라인 구조물(165)은 워드 라인 구조물(120)과 직교를 이루도록 형성됨이 바람직하며, 액티브 영역(115)의 장축과 평행하면서 액티브 영역(115) 사이의 소자 분리막 상에 배치된다. 이때, 도면에는 도시되지 않았지만, 비트 라인 구조물(165)을 형성하기 전에, 콘택 패드(140a)와 비트 라인 구조물(165)을 연결하기 위한 비트 라인 콘택 플러그(도시되지 않음)를 공지의 방식으로 형성한다.
비트 라인 구조물(165)이 형성된 제 2 층간 절연막(150) 상부에 제 3 층간 절연막(170) 및 에치 스톱퍼(175)를 순차적으로 형성한다. 이때, 제 1 내지 제 3 층간 절연막(130,150,170)은 예를들어, 실리콘 산화막 계열의 절연막일 수 있으며, 에치 스톱퍼(175)는 제 2 및 제 3 층간 절연막(150,170)과는 식각 선택비가 상이한 절연막, 예를들어, 실리콘 질화막 등이 이용될 수 있다. 이어서, 소오스 영역과 콘택되는 콘택 패드(140b)가 노출되도록, 에치 스톱퍼(175), 제 3 층간 절연막(170) 및 제 2 층간 절연막(150)을 식각하여, 스토리지 노드 콘택홀(180)을 형성한다. 이때, 비트 라인 구조물(165)에 의하여 자기 정렬 방식으로 스토리지 노드 콘택홀(180)이 형성된다. 그후, 스토리지 노드 콘택홀(180)이 충분히 매립되도록도전층, 예를들어, 도핑된 폴리실리콘막을 증착한다음, 에치 스톱퍼(175)가 노출되도록 도핑된 폴리실리콘막을 화학적 기계적 연마하여, 스토리지 노드 콘택 플러그(185)를 형성한다.
스토리지 노드 콘택 플러그(185) 및 에치 스톱퍼(175) 상부에 몰드 산화막을 소정 두께로 형성한다. 몰드 산화막은 스토리지 노드 전극의 높이를 결정하는 막으로서, 본 실시예에서는 이후 소정 높이만큼 화학적 기계적 연마될 것을 감안하여, 원하는 스토리지 노드 전극의 높이보다 소정 높이만큼 크게 형성됨이 바람직하다. 몰드 산화막은 비트 라인 구조물(165)과 오버랩되도록 식각하여, 몰드 산화막 기둥(190)을 형성한다. 이때, 몰드 산화막 기둥(190)은 소정 간격을 가지고 형성될 수 있는데 예를들어, 1 피치(pitch) 혹은 2 피치 단위로 형성될 수 있다. 도 2a에서는 몰드 산화막 기둥(190)이 2 피치 간격으로 배열된 것을 보여주고 있으며, 도 5에선 몰드 산화마 기둥(190)이 1 피치 간격으로 배열된 것을 보여주고 있다. 여기서 몰드 산화막 기둥(190)을 2 피치 단위로 형성한다고 함은 동일선상에 위치하는 인접하는 패터닝된 몰드 산화막 기둥(190)사이에 2개의 스토리지 노드 콘택 플러그(185)가 위치함을 말한다. 아울러, 몰드 산화막 기둥(190)은 비트 라인 구조물(165)보다는 같거나 작은 폭으로 형성될 수 있다.
도 2b 및 도 3b에 도시된 바와 같이, 몰드 산화막 기둥(190)이 형성된 에치 스톱퍼(175) 상부에 스토리지 노드 전극용 도전층 예를들어, 폴리실리콘막이 증착된다. 다음, 상기 폴리실리콘막을 비등방성 식각하여, 몰드 산화막 기둥(190) 양측벽에 폴리실리콘으로 된 도전 스페이서(200)를 형성한다. 다시 결과물 상부에 절연막을 증착하고, 비등방성 식각하여, 도전 스페이서(200) 측벽에 절연 스페이서(220)를 형성한다. 이와같은 도전 스페이서(200)와 절연 스페이서(220)를 반복적으로 형성하여, 몰드 산화막 기둥(190) 사이의 공간을 충진한다. 이때, 단위 셀간을 분리하기 위하여, 몰드 산화막 기둥(190) 사이에 최종적으로 형성되는 스페이서 즉, 몰드 산화막 기둥(190)의 중앙 부분에는 반드시 절연 스페이서(225)로 형성되어야 하며, 도전 스페이서(200)들은 스토리지 노드 콘택 플러그(185)와 콘택되도록 형성된다. 본 실시예에서는 2번의 도전 스페이서 형성 공정 및 2번의 절연 스페이서 형성 공정에 의하여 몰드 산화막 기둥(190) 사이의 공간을 충진하였으나, 도전 스페이서 및 절연 스페이서의 폭 및 개수는 임의로 조절가능하다.
계속해서 도 2b 및 도 3c에 도시된 바와 같이, 상부 표면이 평탄화되도록, 몰드 산화막 기둥(190), 도전 스페이서들(200) 및 절연 스페이서들(220)의 표면을 화학적 기계적 연마하여, 몰드 산화막 기둥(191)사이에 도전 라인 패턴(201) 및 절연 라인 패턴(221,225)을 형성한다. 도전 라인 패턴(201)은 상부면이 평탄화된 도전 스페이서(200)로서, 스토리지 노드 콘택 플러그(185)와 콘택된다. 스토리지 노드 콘택 플러그(180) 상부에 형성되는 절연 라인 패턴(221)은 상부면이 평탄화된 절연 스페이서(220)로서, 도전 라인 패턴(201) 사이를 절연시킨다. 더불어, 에치 스톱퍼(175) 상부에 형성되는 절연 라인 패턴(225)은 도전 라인 패턴(201)간을 절연시키면서, 비트 라인 구조물과 평행하는 방향에 대해서 도전 라인 패턴(201)을 1 피치 단위(단위 셀 크기)로 분리하는 역할을 한다. 여기서, 도면 부호 191은 상부 표면이 연마된 몰드 산화막 기둥을 나타낸다. 본 실시예에서는 하나의 스토리지 노드 콘택 플러그(185)당 예를들어, 2개의 도전 라인 패턴(201)과 그 사이의 절연 라인 패턴(221)이 위치한다.
다음, 도 2c를 참조하여, 스토리지 노드 전극을 한정하기 위하여, 몰드 산화막 기둥(191), 도전 라인 패턴(201) 및 절연 라인 패턴(221,225)을 소정 부분 패터닝하여, 구(溝:230)를 형성한다. 구(230)는 몰드 산화막 기둥(191)의 연장 방향과 직교를 이루도록, 즉, 워드 라인 구조물(120)과 평행하게 연장된다. 아울러, 구(230)은 최대한의 스토리지 노드 전극 영역을 한정할 수 있도록 드레인 영역이 형성되는 워드 라인 구조물(120) 사이의 영역에 형성된다. 이때, 구(230)에 의하여 에치 스톱퍼(175)가 오픈된다.
도 2d 및 도 4에 도시된 바와 같이, 구(230) 부분이 충분히 매립되도록 절연막을 충진한다음 절연막을 도전 라인 패턴(201) 보다는 낮은 높이를 갖도록 습식식각하여, 지지대(240)를 형성한다. 이때, 지지대(240)는 도전 라인 패턴(201)을 가로지르도록 형성되어, 도전 라인 패턴(201)을 셀 단위로 분리하는 역할을 하며, 더 나아가, 도전 라인 패턴(201)을 지지하여, 도전 라인 패턴(201)이 인접하는 다른 도전 라인 패턴(201)쪽으로 쓰러지거나 휘어지는 것을 방지한다. 또한, 구(230)에 매립되는 절연막은 상기 몰드 산화막 기둥(191) 및 절연 라인 패턴(221,225)과 식각 선택비를 갖는 절연막으로 형성함이 바람직하다. 지지대(240)가 도전 라인 패턴(20)1)보다 낮은 높이를 갖는 것은 스토리지 노드 전극 캐패시턴스를 확보하기 위함이다.
그리고나서, 몰드 산화막 기둥(191) 및 절연 라인 패턴(221,225)을 공지의습식 식각 방식으로 제거한다. 이때, 몰드 산화막 기둥(191) 및 절연 라인 패턴(221,225)은 에치 스톱퍼(175)와 식각 선택비를 가지면서 동시에 지지대(240)와도 식각 선택비를 가지므로, 몰드 산화막 기둥(191) 및 절연 라인 패턴(221,225)만이 선택적으로 제거된다. 이에따라, 스토리지 노드 전극(250)이 완성된다.
본 실시예의 스토리지 노드 전극(250)은 미세한 선폭을 갖는 다수의 라인 패턴으로 구성되므로, 스토리지 노드 전극(250)의 표면적이 증대된다. 더불어, 지지대(240)의 형성으로 스토리지 노드 전극(250)이 각 셀 단위로 분리되면서 지지되어, 인접한 스토리지 노드 전극(250)쪽으로 휘어지거나 쓰러지는 현상이 방지된다. 또한, 스토리지 노드 전극(250)이 도 2d에 도시된 바와 같이, 비트 라인 구조물(165)이 형성된 영역 뿐만 아니라, 드레인 영역(도시되지 않음)과 대응되는 영역까지 일부 연장되므로, 스토리지 노드 전극의 표면적을 더 증대시킬 수 있다.
(실시예 2)
도 6a 내지 도 6d는 본 발명의 실시예 2를 설명하기 위한 각 공정별 평면도이고, 도 7a 및 도 7b는 본 발명의 실시예 2를 설명하기 위한 각 공정별 단면도이다. 또한, 도 8은 본 발명의 실시예 2에 따라 형성된 반도체 메모리 소자의 사시도이고, 도 9는 본 발명의 실시예 2의 변형예를 나타낸 평면도이다. 참고로, 도 7a 및 도 7b는 도 5a 및 도 5b의 B-B'방향으로 절단하여 나타낸 단면도이다. 또한, 실시예 1과 동일한 부분에 대하여는 동일한 도면 부호를 부여하도록 한다.
먼저, 도 6a 및 도 7a를 참조하여, 반도체 기판(100)에 상술한 실시예 1과 같이 소자 분리막(110)을 형성하여, 액티브 영역(115)이 한정된다. 반도체기판(100) 상에 워드 라인 구조물(120)을 형성한다. 워드 라인 구조물(120)은 다음과 같이 형성할 수 있다. 게이트 절연막(121), 워드 라인(123), 하드 마스크막(125)이 순차적으로 적층한다음, 액티브 영역(115)의 장축과 직교하도록 상기 막들을 패터닝한다. 패터닝된 하드 마스크막(125) 및 워드 라인(123) 측벽에 공지의 방식으로 워드 라인 스페이서(127)를 형성하여, 워드 라인 구조물(120)이 형성된다. 여기서, 하드 마스크막(125) 및 워드 라인 스페이서(127)는 후속의 자기 정렬 콘택홀을 형성하기 위하여 이후 형성될 실리콘 산화막 계열의 층간 절연막과 식각 선택비를 갖는 실리콘 질화막으로 형성된다. 또한, 워드 라인 구조물(120)은 상술한 바와 같이, 서로 평행하게 연장되면서, 하나의 액티브 영역(115)당 한 쌍씩 배열될 수 있다. 워드 라인 구조물(120) 양측의 액티브 영역(115)에 소오스, 드레인 영역(도시되지 않음), 제 1 층간 절연막(130), 콘택 패드(140a,140b), 제 2 층간 절연막(150), 비트 라인 구조물(도시되지 않음, 도 2 참조), 제 3 층간 절연막(170), 에치 스톱퍼(75) 및 스토리지 노드 콘택 패드(185)를 상술한 실시예 1과 같은 방식으로 형성한다.
스토리지 노드 콘택 플러그(185) 및 에치 스톱퍼(175) 상부에 몰드 산화막을 증착한다. 몰드 산화막은 상술한 바와 같이, 스토리지 노드 전극의 높이를 결정하는 막으로서, 본 실시예에서는 원하는 스토리지 노드 전극의 높이보다 소정 높이만큼 높게 형성한다. 몰드 산화막은 스토리지 노드 콘택 플러그(185)가 노출되도록 소정 부분 패터닝되어, 몰드 산화막 기둥(195)이 형성된다. 이때, 몰드 산화막 기둥(195)은 워드 라인 구조물(120)과 평행하면서, 액티브 영역의 드레인 영역과 오버랩되도록 배열된다. 아울러, 몰드 산화막 기둥(195)은 소정 간격, 예를들어 1피치 혹은 2피치 단위로 형성할 수 있으며, 도 5a에서는 몰드 산화막 기둥(195)이 2 피치 단위로 배열된 것을 보여주고, 도 9에서는 몰드 산화막 기둥(195)이 1피치 단위로 배열된 것을 보여준다. 즉, 몰드 산화막 기둥(195)은 동일선상에 위치하는 인접하는 한쌍의 몰드 산화막 기둥(195) 사이에 2개의 스토리지 노드 콘택 플러그(185)가 위치되도록 형성된다.
도 6b 및 도 7b를 참조하여, 몰드 산화막 기둥(195)이 형성된 에치 스톱퍼(175) 상부에 상술한 실시예 1과 같이 스토리지 노드 전극용 도전층 예를 들어, 도핑된 폴리실리콘막을 소정 두께로 증착한다음, 상기 폴리실리콘막을 비등방성 식각하여, 몰드 산화막 기둥(195) 양측벽에 폴리실리콘으로 된 도전 스페이서(도시되지 않음)를 형성한다. 다시 결과물 상부에 절연막을 증착하고, 이를 비등방성 식각하여, 도전 스페이서(도시되지 않음) 측벽에 절연 스페이서(도시되지 않음)를 형성한다. 이와같은 도전 스페이서(도시되지 않음) 및 절연 스페이서(도시되지 않음)를 다수번 교대로 형성하여, 몰드 산화막 기둥(195) 사이의 공간을 상기 도전 스페이서 및 절연 스페이서로 충진한다. 이때, 도전 스페이서들은 모두 스토리지 노드 콘택 플러그(185) 상부 표면과 접촉하여야 하고, 최종 형성되는 스페이서는 절연 스페이서가 되어야 한다. 이때, 최종 형성되는 스페이서는 스토리지 노드 콘택 플러그(185) 사이의 에치 스톱퍼(175) 상부에 형성되며, 다른 절연 스페이서들보다 상대적으로 넓은 선폭을 갖을 수 있다. 본 실시예에서는 예를들어, 4번의 도전 스페이서 형성 공정 및 4번의 절연 스페이서 형성 공정에 의하여 몰드 산화막기둥(195) 사이의 공간을 충진하였으며, 도전 스페이서 및 절연 스페이서의 폭 및 개수는 임의로 조절가능하다.
다음, 몰드 산화막 기둥(195), 도전 스페이서들(도시되지 않음) 및 절연 스페이서들(도시되지 않음)의 표면이 화학적 기계적 연마하여, 몰드 산화막 기둥(196) 사이에 도전 라인 패턴(261) 및 절연 라인 패턴(271,275)을 형성한다. 도전 라인 패턴(261)은 상부면이 평탄화된 도전 스페이서로서, 스토리지 노드 콘택 플러그(185)와 콘택된다. 스토리지 노드 콘택 플러그(185) 상부에 형성되는 절연 라인 패턴(271)은 상부면이 평탄화된 절연 스페이서로서, 도전 라인 패턴(261) 사이를 절연시킨다. 더불어, 에치 스톱퍼(175) 상부에 형성되는 절연 라인 패턴(275)은 도전 라인 패턴(261)간을 절연시키면서, 워드 라인 구조물(120)과 평행하는 방향에 대해서 도전 라인 패턴(201)을 1 피치 단위(셀 단위)로 분리하는 역할을 한다. 여기서, 도면 부호 196은 상부 표면이 연마된 몰드 산화막 기둥을 나타낸다. 본 실시예에서는 예를들어 하나의 스토리지 노드 콘택 플러그(185)당 4 개의 도전 라인 패턴(201)이 콘택되어 있다.
다음, 도 7c를 참조하여, 각각의 셀 단위로 스토리지 노드 전극을 한정하기 위하여, 몰드 산화막 기둥(196), 도전 라인 패턴(261) 및 절연 라인 패턴(271,275)을 소정 부분 패터닝하여, 구(235)를 형성한다. 구(235)는 각각의 비트 라인 구조물(165)과 오버랩되도록 형성된다. 이에따라, 구(235) 및 절연 스페이서(275)에 의하여, 각각의 단위 셀별로 도전 라인 패턴(261)이 분리된다.
도 6d 및 도 8에 도시된 바와 같이, 구(235) 부분이 충분히 매립되도록 절연막을 매립한다음, 절연막을 도전 라인 패턴(261) 보다는 낮은 높이를 갖도록 습식 식각하여, 지지대(245)를 형성한다. 이때, 지지대(245)는 도전 라인 패턴(261)를 가로지르도록 형성되어, 도전 라인 패턴(261)을 셀 단위로 분리하는 역할을 하며, 더 나아가, 도전 라인 패턴(201)이 인접하는 다른 도전 라인 패턴(201)쪽으로 쓰러지거나 휘어지는 것을 방지한다. 또한, 구(230)에 매립되는 절연막은 상기 몰드 산화막 기둥(196) 및 절연 라인 패턴(271,275)과 식각 선택비를 갖는 절연막으로 형성함이 바람직하다. 또한, 지지대(245)를 도전 라인 패턴(261)의 높이보다 얕게 형성하는 것은 충분한 스토리지 노드 캐패시턴스를 확보하기 위함이다.
그리고 나서, 몰드 산화막 기둥(191) 및 절연 라인 패턴(221,225)를 공지의 습식 식각 방식으로 제거한다. 이때, 몰드 산화막 기둥(191) 및 절연 라인 패턴(221,225)은 에치 스톱퍼(175)와 식각 선택비를 가지면서 동시에 지지대(240)와도 식각 선택비를 가지므로, 몰드 산화막 기둥(191) 및 절연 라인 패턴(221,225)만이 선택적으로 제거된다. 이에따라, 스토리지 노드 전극(280)이 완성된다.
본 실시예에 의하여도 상술한 실시예 1과 동일한 효과를 발휘한다.
(실시예 3)
도 9a 내지 도 9c는 본 발명의 실시예 3을 설명하기 위한 각 공정별 단면도이다. 종래와 동일한 부분에 대하여는 중복 설명을 배제할 것이며, 동일한 부분에 대하여는 동일한 부호를 부여하도록 한다. 또한, 본 실시예는 스토리지 노드 전극을 형성하는 방법을 설명하기 위한 실시예로서, 상기 실시예 1의 몰드 산화막 기둥(190)을 형성하는 공정까지는 동일하고, 후속의 공정에 대하여만 설명하도록한다.
도 9a를 참조하여, 몰드 산화막 기둥(190)이 형성된 에치 스톱퍼(175) 상부에 스토리지 노드 전극용 제 1 도전층(310)을 증착한다. 다음, 제 1 도전층(310) 상부에 절연층(320)을 증착한다.
그후, 제 1 도전층(310) 및 절연층(320)을 비등방성 식각하여, 도 9b에 도시된 바와 같이, 제 1 도전 스페이서(311) 및 절연 스페이서(321)를 형성한다. 그후, 결과물 상부에 스토리지 노드 전극용 제 2 도전층(330)을 증착한다. 이때, 제 1 도전 스페이서(311)는 스토리지 노드 콘택 플러그(185)와 콘택된다.
다음, 제 2 도전층(330)을 비등방성 식각하여, 절연 스페이서(321) 측벽에 제 2 도전 스페이서(도시되지 않음)를 형성한다. 이때, 제 2 도전 스페이서는 제 1 도전 스페이서(311)의 측벽과 접하면서, 스토리지 노드 콘택 플러그(185)와도 콘택된다. 다음, 도 9c에 도시된 바와 같이, 결과물 표면을 화학적 기계적 연마하여, 제 1 도전 스페이서로 된 제 1 도전 라인 패턴(312) 및 제 2 도전 스페이서로 된 제 2 도전 라인 패턴(332)을 형성한다. 제 1 도전 라인 패턴(312)은 "L"자 형태를 갖고, 제 2 도전 라인 패턴(332)은 제 1 도전 라인 패턴(312)의 하부와 소정 부분 접하게 된다. 그 다음, 절연 스페이서(321) 및 몰드 산화막 기둥(190)을 공지의 습식 식각 방식으로 제거한다. 이에따라, 제 1 및 제 2 도전 라인 패턴(312,332)으로 구성되는 스토리지 노드 전극(300)이 형성된다.
여기서, 본 실시예에서는 2개의 도전 라인 패턴으로 스토리지 노드 전극(300)을 형성하였지만, 도전 라인 패턴의 두께(선폭)을 조절하여 다수개로 형성할 수 있다.
또한, 본 실시예에서는 몰드 산화막을 비트 라인 구조물과 평행하는 방향으로 형성하는 경우에 대하여 설명하였지만, 실시예 2와 같이, 몰드 산화막을 워드 라인 구조물과 평행하는 방향으로 형성하는 경우에도 동일하게 적용될 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 실시예들에 의하면, 미세한 선폭을 갖는 다수의 라인 패턴 형태로 스토리지 노드 전극을 형성한다. 이에따라, 스토리지 노드 전극의 표면적이 증대된다. 더불어, 스토리지 노드 전극의 라인 패턴들의 연장 방향과 직교를 이루도록 절연막으로 구성되는 지지대가 형성된다. 이에따라, 스토리지 노드 전극을 셀 단위로 분리할 수 있을 뿐만 아니라, 각 셀별로 스토리지 노드 전극을 지지하고 있어, 인접한 스토리지 노드 전극쪽으로 휘어지거나 쓰러지는 현상이 방지된다.
더욱이, 스토리지 노드 전극 형성 영역이 증대되어, 스토리지 노드 전극의 표면적을 한층 더 증대시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (48)

  1. 다수개의 액티브 영역, 상기 액티브 영역을 지나는 다수의 워드 라인 구조물, 상기 워드 라인 구조물 양측의 액티브 영역에 형성되는 소오스, 드레인 영역, 및 상기 워드 라인 구조물과 교차되고 상기 드레인 영역과 전기적으로 연결되며 상기 액티브 영역 사이의 공간을 지나는 다수의 비트 라인 구조물을 포함하는 반도체 기판;
    상기 반도체 기판상에 형성되는 층간 절연막;
    상기 층간 절연막 내부에 형성되는 스토리지 노드 콘택 플러그;
    상기 스토리지 노드 콘택 플러그와 콘택되며, 일정 높이를 가지면서, 등간격으로 이격된 다수의 라인 패턴들로 구성되는 스토리지 노드 전극; 및
    상기 스토리지 노드 전극의 라인 패턴들의 연장 방향과 직교하며, 스토리지 노드 전극 사이에 삽입, 고정되는 지지대를 포함하며,
    상기 라인 패턴은 직선 형태를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 라인 패턴은 상기 비트 라인 구조물과 평행하게 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 지지대는 상기 몰드 산화막 기둥은 상기 워드 라인 구조물 사이의 드레인 영역 및 드레인 영역과 대응되는 소자 분리막 상부에 형성되는 것을 특징으로하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 라인 패턴은 상기 워드 라인 구조물과 평행하게 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 지지대는 상기 각각의 비트 라인 구조물과 오버랩되도록 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 지지대는 상기 라인 패턴의 높이 보다 낮은 높이를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 지지대는 절연막으로 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제 1 항에 있어서,
    상기 층간 절연막 표면에 에치 스톱퍼가 더 형성되어 있고,
    상기 스토리지 노드 콘택 플러그는 상기 에치 스톱퍼 표면까지 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 반도체 기판상에 층간 절연막을 증착하는 단계;
    상기 층간 절연막 내부에 일정 간격을 가지고 다수의 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 스토리지 노드 콘택 플러그가 노출되도록 상기 층간 절연막 상부에 일정 간격으로 몰드 산화막 기둥을 형성하는 단계;
    상기 몰드 산화막 기둥의 측벽에 도전 라인 패턴 및 절연 라인 패턴을 다수번 교대로 형성하여, 몰드 산화막 기둥 사이의 공간을 충진하는 단계;
    상기 몰드 산화막 기둥과 직교하도록, 몰드 산화막 기둥, 도전 라인 패턴 및 절연 라인 패턴을 소정 부분 식각하여, 구를 형성하는 단계;
    상기 구 내부에 절연막으로 된 지지대를 형성하는 단계; 및
    상기 몰드 산화막 및 절연 라인 패턴을 선택적으로 제거하여, 스토리지 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 몰드 산화막 기둥은 동일 선상에 위치하는 인접하는 몰드 산화막 기둥과의 사이에 1개의 스토리지 노드 플러그가 위치하도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 몰드 산화막 기둥은 동일 선상에 위치하는 인접하는 몰드 산화막 기둥과의 사이에 1개의 스토리지 노드 플러그가 위치하도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 도전 라인 패턴 및 상기 절연 라인 패턴으로 상기 몰드 산화막 기둥 사이의 공간을 매립하는 단계는,
    상기 몰드 산화막 기둥 측벽에 도전 스페이서를 형성하는 단계;
    상기 도전 스페이서 측벽에 절연 스페이서를 형성하는 단계;
    상기 도전 스페이서를 형성하는 단계와 절연 스페이서를 형성하는 단계를 적어도 한번 반복 실시하는 단계; 및
    상기 몰드 산화막, 도전 스페이서 및 절연 스페이서를 화학적 기계적 연마하여 도전 라인 패턴 및 절연 라인 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 도전 스페이서는 상기 스토리지 노드 콘택 플러그와 콘택되도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 도전 스페이서를 형성하는 단계와 절연 스페이서를 반복적으로 형성하는 단계에서, 최종적으로는 절연 스페이서를 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 도전 라인 패턴 및 상기 절연 라인 패턴으로 상기 몰드 산화막 기둥 사이의 공간을 매립하는 단계는,
    상기 층간 절연막 및 몰드 산화막 기둥 상부에 제 1 도전층을 증착하는 단계;
    상기 제 1 도전층 상부에 절연층을 형성하는 단계;
    상기 절연층 및 제 1 도전층을 비등방성 식각하여, 제 1 도전 스페이서 및 절연 스페이서를 형성하는 단계;
    상기 절연 스페이서 측벽에 제 2 도전 스페이서를 형성하는 단계; 및
    상기 몰드 산화막 기둥, 제 1 도전 스페이서, 절연 스페이서 및 제 2 도전 스페이서를 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 지지대를 형성하는 단계는,
    상기 구가 충분히 충진되도록 절연막을 증착하는 단계; 및
    상기 절연막이 구 내부에 존재하도록 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 절연막은 습식 식각 방식으로 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 절연막은 상기 도전 라인 패턴의 높이보다 낮은 높이를 갖도록 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  19. 제 9 항에 있어서,
    상기 층간 절연막을 증착하는 단계와, 상기 스토리지 노드 콘택 플러그를 형성하는 단계 사이에, 상기 층간 절연막 상부에 에치 스톱퍼를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  20. 제 9 항에 있어서,
    상기 지지대를 구성하는 절연막은 상기 몰드 산화막 및 절연 라인 패턴과 식각 선택비를 갖는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  21. 다수개의 액티브 영역, 상기 액티브 영역을 지나는 다수의 워드 라인 구조물, 상기 워드 라인 구조물 양측의 액티브 영역에 형성되는 소오스, 드레인 영역, 및 상기 워드 라인 구조물과 교차되고 상기 드레인 영역과 전기적으로 연결되며 상기 액티브 영역 사이의 공간을 지나는 다수의 비트 라인 구조물을 포함하는 반도체 기판을 제공하는 단계;
    반도체 기판상에 층간 절연막을 증착하는 단계;
    상기 층간 절연막 내부에 일정 간격을 가지면서, 상기 소오스 영역과 전기적으로 연결되도록 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 층간 절연막 상부에 스토리지 노드 콘택 플러그가 노출되도록 일정 간격을 가지고 상기 비트 라인 구조물과 평행하게 몰드 산화막 기둥을 형성하는 단계;
    상기 몰드 산화막 기둥 측벽에 도전 라인 패턴 및 절연 라인 패턴을 다수번 교대로 형성하여, 몰드 산화막 기둥 사이의 공간을 충진하는 단계;
    상기 몰드 산화막 기둥과 직교하도록, 몰드 산화막 기둥, 도전 라인 패턴 및 절연 라인 패턴을 소정 부분 식각하여 구를 형성하는 단계;
    상기 구에 절연막으로 된 지지대를 형성하는 단계; 및
    상기 몰드 산화막 및 절연 라인 패턴을 선택적으로 제거하여, 스토리지 노드전극을 형성하는 단계를 포함하며,
    상기 지지대에 의하여 개별 스토리지 노드 전극으로 분리되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 몰드 산화막 기둥은 선택된 비트 라인 구조물과 오버랩되도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 몰드 산화막 기둥은 동일 선상에 위치하는 인접하는 몰드 산화막 기둥 사이에 1개의 스토리지 노드 콘택 플러그가 위치하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  24. 제 22 항에 있어서,
    상기 몰드 산화막 기둥은 동일 선상에 위치하는 인접하는 몰드 산화막 기둥 사이에 2개의 스토리지 노드 콘택 플러그가 위치하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  25. 제 21 항에 있어서,
    상기 도전 라인 패턴 및 상기 절연 라인 패턴으로 상기 몰드 산화막 기둥 사이의 공간을 매립하는 단계는,
    상기 몰드 산화막 기둥 측벽에 도전 스페이서를 형성하는 단계;
    상기 도전 스페이서 측벽에 절연 스페이서를 형성하는 단계;
    상기 도전 스페이서를 형성하는 단계와 절연 스페이서를 형성하는 단계를 적어도 한번 이상 반복 실시하는 단계; 및
    상기 몰드 산화막 기둥, 도전 스페이서 및 절연 스페이서를 화학적 기계적 연마하여 도전 라인 패턴 및 절연 라인 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 도전 스페이서는 상기 스토리지 노드 콘택 플러그와 콘택되도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  27. 제 25 항에 있어서,
    상기 도전 스페이서를 형성하는 단계와 절연 스페이서를 형성하는 단계에서, 최종적으로 절연 스페이서를 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  28. 제 21 항에 있어서,
    상기 도전 라인 패턴 및 상기 절연 라인 패턴으로 상기 몰드 산화막 기둥 사이의 공간을 매립하는 단계는,
    상기 층간 절연막 및 몰드 산화막 기둥 상부에 제 1 도전층을 증착하는 단계;
    상기 제 1 도전층 상부에 절연층을 형성하는 단계;
    상기 절연층 및 제 1 도전층을 비등방성 식각하여, 제 1 도전 스페이서 및 절연 스페이서를 형성하는 단계;
    상기 절연 스페이서 측벽에 제 2 도전 스페이서를 형성하는 단계; 및
    상기 몰드 산화막 기둥, 제 1 도전 스페이서, 절연 스페이서 및 제 2 도전 스페이서를 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  29. 제 21 항에 있어서,
    상기 구는 상기 워드 라인 구조물 사이의 드레인 영역 및 드레인 영역과 대응되는 소자 분리막 상부에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  30. 제 21 항에 있어서,
    상기 지지대를 형성하는 단계는,
    상기 구가 충분히 충진되도록 절연막을 증착하는 단계; 및
    상기 절연막을 구 내부에 존재하도록 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  31. 제 30 항에 있어서,
    상기 절연막은 습식 식각 방식으로 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  32. 제 30 항에 있어서,
    상기 절연막은 상기 도전 라인 패턴의 높이보다 낮은 높이를 갖도록 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  33. 제 21 항에 있어서,
    상기 층간 절연막을 증착하는 단계와, 상기 스토리지 노드 콘택 플러그를 형성하는 단계 사이에, 상기 층간 절연막 상부에 에치 스톱퍼를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  34. 제 21 항에 있어서,
    상기 지지대를 구성하는 절연막은 상기 몰드 산화막 및 절연 라인 패턴과 식각 선택비를 갖는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  35. 다수개의 액티브 영역, 상기 액티브 영역을 지나는 다수의 워드 라인 구조물, 상기 워드 라인 구조물 양측의 액티브 영역에 형성되는 소오스, 드레인 영역, 및 상기 워드 라인 구조물과 교차되고 상기 드레인 영역과 전기적으로 연결되며 상기 액티브 영역 사이의 공간을 지나는 다수의 비트 라인 구조물을 포함하는 반도체 기판을 제공하는 단계;
    반도체 기판상에 층간 절연막을 증착하는 단계;
    상기 층간 절연막 내부에 일정 간격을 가지고 상기 소오스 영역과 전기적으로 연결되도록 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 스토리지 노드 콘택 플러그가 노출되도록 상기 층간 절연막 상부에 상기 워드 라인 구조물과 평행하게 몰드 산화막 기둥을 형성하는 단계;
    상기 몰드 산화막 기둥 측벽에 도전 라인 패턴 및 절연 라인 패턴을 다수번 교대로 형성하여, 몰드 산화막 기둥 사이의 공간을 충진하는 단계;
    상기 몰드 산화막 기둥과 직교하도록 몰드 산화막 기둥, 도전 라인 패턴 및 절연 라인 패턴을 소정 부분 식각하여 구를 형성하는 단계;
    상기 구에 절연막으로 된 지지대를 형성하는 단계; 및
    상기 몰드 산화막 및 절연 라인 패턴을 선택적으로 제거하여 스토리지 노드 전극을 형성하는 단계를 포함하며,
    상기 지지대에 의하여 개별 스토리지 노드 전극으로 분리되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  36. 제 35 항에 있어서,
    상기 몰드 산화막 기둥은 상기 워드 라인 구조물 사이의 드레인 영역 및 드레인 영역과 대응되는 소자 분리막 상부에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  37. 제 36 항에 있어서,
    상기 몰드 산화막 기둥은 동일 선상에 위치하는 인접하는 몰드 산화막 기둥 사이에 1개의 스토리지 노드 콘택 플러그가 위치하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  38. 제 36 항에 있어서,
    상기 몰드 산화막 기둥은 동일 선상에 위치하는 인접하는 몰드 산화막 기둥 사이에 2개의 스토리지 노드 콘택 플러그가 위치하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  39. 제 35 항에 있어서,
    상기 도전 라인 패턴 및 상기 절연 라인 패턴으로 상기 몰드 산화막 기둥 사이의 공간을 매립하는 단계는,
    상기 몰드 산화막 기둥 측벽에 도전 스페이서를 형성하는 단계;
    상기 도전 스페이서 측벽에 절연 스페이서를 형성하는 단계;
    상기 도전 스페이서를 형성하는 단계와 절연 스페이서를 형성하는 단계를 적어도 한번 이상 반복 실시하는 단계; 및
    상기 몰드 산화막 기둥, 도전 스페이서 및 절연 스페이서를 화학적 기계적 연마하여 도전 라인 패턴 및 절연 라인 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  40. 제 39 항에 있어서,
    상기 도전 스페이서는 상기 스토리지 노드 콘택 플러그와 콘택되도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  41. 제 39 항에 있어서,
    상기 도전 스페이서를 형성하는 단계와 절연 스페이서를 형성하는 단계에서, 최종적으로 절연 스페이서를 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  42. 제 35 항에 있어서,
    상기 도전 라인 패턴 및 상기 절연 라인 패턴으로 상기 몰드 산화막 기둥 사이의 공간을 매립하는 단계는,
    상기 층간 절연막 및 몰드 산화막 기둥 상부에 제 1 도전층을 증착하는 단계;
    상기 제 1 도전층 상부에 절연층을 형성하는 단계;
    상기 절연층 및 제 1 도전층을 비등방성 식각하여, 제 1 도전 스페이서 및 절연 스페이서를 형성하는 단계;
    상기 절연 스페이서 측벽에 제 2 도전 스페이서를 형성하는 단계; 및
    상기 몰드 산화막 기둥, 제 1 도전 스페이서, 절연 스페이서 및 제 2 도전 스페이서를 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  43. 제 35 항에 있어서,
    상기 구는 상기 각각의 비트 라인 구조물과 오버랩되도록 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  44. 제 35 항에 있어서,
    상기 지지대를 형성하는 단계는,
    상기 구가 충분히 충진되도록 절연막을 증착하는 단계; 및
    상기 절연막을 구 내부에 존재하도록 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  45. 제 43 항에 있어서,
    상기 절연막은 습식 식각 방식으로 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  46. 제 43 항에 있어서,
    상기 절연막은 상기 도전 라인 패턴의 높이보다 낮은 높이를 갖도록 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  47. 제 35 항에 있어서,
    상기 층간 절연막을 증착하는 단계와, 상기 스토리지 노드 콘택 플러그를 형성하는 단계 사이에, 상기 층간 절연막 상부에 에치 스톱퍼를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  48. 제 35 항에 있어서,
    상기 지지대를 구성하는 절연막은 상기 몰드 산화막 및 절연 라인 패턴과 식각 선택비를 갖는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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