JPH04318963A - 蓄積容量の構造およびその製造方法 - Google Patents
蓄積容量の構造およびその製造方法Info
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- JPH04318963A JPH04318963A JP3085023A JP8502391A JPH04318963A JP H04318963 A JPH04318963 A JP H04318963A JP 3085023 A JP3085023 A JP 3085023A JP 8502391 A JP8502391 A JP 8502391A JP H04318963 A JPH04318963 A JP H04318963A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、蓄積容量の構造および
その製造方法に関し、詳しくは、高集積ダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）に適用する大
容量蓄積容量の構造およびその製造方法に関する。
その製造方法に関し、詳しくは、高集積ダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）に適用する大
容量蓄積容量の構造およびその製造方法に関する。
【０００２】
【従来の技術】従来の蓄積容量は、特開平２−２２６７
６１ 号に記載されているように、立体型メモリセルを
構成し、なおかつ、大容量の蓄積容量を実現するために
、基板に垂直にキャパシタを形成し、実効的な面積を確
保していた。また、複雑な工程を用いて１重ないし２重
のキャパシタを構成し、外部のα線により誘起される臨
界電荷以上の蓄積電荷を確保していた。
６１ 号に記載されているように、立体型メモリセルを
構成し、なおかつ、大容量の蓄積容量を実現するために
、基板に垂直にキャパシタを形成し、実効的な面積を確
保していた。また、複雑な工程を用いて１重ないし２重
のキャパシタを構成し、外部のα線により誘起される臨
界電荷以上の蓄積電荷を確保していた。
【０００３】
【発明が解決しようとする課題】上記従来技術では、素
子を微細化するに従い、基板に垂直方向の面積で蓄積電
荷を確保せねばならず、素子の段差が増大し、高集積の
立体型メモリセルを実現することができない、といった
問題があった。また、微細化に伴い１セル当りの平面寸
法が減少し、安定して１重ないし２重のキャパシタを構
成することができない、といった問題があった。
子を微細化するに従い、基板に垂直方向の面積で蓄積電
荷を確保せねばならず、素子の段差が増大し、高集積の
立体型メモリセルを実現することができない、といった
問題があった。また、微細化に伴い１セル当りの平面寸
法が減少し、安定して１重ないし２重のキャパシタを構
成することができない、といった問題があった。
【０００４】本発明の目的は、上記従来技術の問題点を
除去し、０．２ ミクロン以降のＤＲＡＭセルに適用可
能な大容量蓄積容量の構造を提供することにある。また
、比較的簡単な工程で、上記蓄積容量を実現する製造方
法を提供することにある。
除去し、０．２ ミクロン以降のＤＲＡＭセルに適用可
能な大容量蓄積容量の構造を提供することにある。また
、比較的簡単な工程で、上記蓄積容量を実現する製造方
法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、複数の同心管状の垂直電極を微細領域
に形成した。また、化学気相法を用いて上記垂直電極を
自己整合的に形成した。
に、本発明では、複数の同心管状の垂直電極を微細領域
に形成した。また、化学気相法を用いて上記垂直電極を
自己整合的に形成した。
【０００６】すなわち、従来技術では、１重ないし２重
電極を用いてキャパシタを形成していた為に、電極の高
さを一定として素子を微細化すると実効面積が減少し、
蓄積容量が減少してしまう。このため、本発明では、複
数の同心管状の垂直電極を微細領域に設けて実効的な面
積を増大させ、蓄積容量を増大させた。また、被覆係数
の差を利用した化学気相法を用いて、複数の同心管状の
垂直電極を自己整合的に設け、大容量の蓄積容量を実現
させた。
電極を用いてキャパシタを形成していた為に、電極の高
さを一定として素子を微細化すると実効面積が減少し、
蓄積容量が減少してしまう。このため、本発明では、複
数の同心管状の垂直電極を微細領域に設けて実効的な面
積を増大させ、蓄積容量を増大させた。また、被覆係数
の差を利用した化学気相法を用いて、複数の同心管状の
垂直電極を自己整合的に設け、大容量の蓄積容量を実現
させた。
【０００７】
【作用】複数の同心管状の垂直電極を設けることにより
、実効的な電極面積を増大させることができ、所望の蓄
積容量を得ることができる。また、被覆係数の差を利用
した化学気相法を用いることにより、比較的容易な工程
で、上記の蓄積容量を得ることができる。
、実効的な電極面積を増大させることができ、所望の蓄
積容量を得ることができる。また、被覆係数の差を利用
した化学気相法を用いることにより、比較的容易な工程
で、上記の蓄積容量を得ることができる。
【０００８】
【実施例】以下、本発明の一実施例を図１から図８の素
子の断面図、および、図９の素子の平面図を用いて説明
する。
子の断面図、および、図９の素子の平面図を用いて説明
する。
【０００９】始めに、図２に示すようにシリコン基板１
の表面に２００ｎｍの窒化シリコン膜２を堆積し、引き
続き３００ｎｍの二酸化シリコン膜３を堆積する。次に
、図３に示すように、リソグラフィー技術を用いて、上
記の二層膜に矩形の穴を形成する。本例では、ＥＢリソ
グラフィー技術を用いて、約０．５ミクロン角の穴をレ
ジスト上に形成し、このレジストをマスクとして、ドラ
イエッチング技術により、上記二層膜に矩形の穴を形成
した。この後、図４に示すように、減圧化学気相法を用
いて、５０ｎｍの多結晶シリコン膜４を上記素子表面全
面に堆積する。本例では、６３０℃でモノシランを熱分
解して、被覆係数１〜０．９ 、実際は１の条件で、ノ
ンドープの多結晶シリコン膜４を堆積した。この時、上
記多結晶シリコン膜４の結晶粒径は、約５０ｎｍである
。続いて、８５０℃でリン拡散を行ない、上記多結晶シ
リコン膜４をｎ型にドーピングする。リン拡散後の結晶
粒径は、約６０ｎｍである。次に、５０ｎｍの二酸化シ
リコン膜を堆積し、異方性ドライエッチングを行うこと
により、図５に示すような二酸化シリコン膜のサイドス
ペーサ５を形成する。この後、被覆係数が０．９未満、
実際は０．７の条件で、２００ｎｍのｎ型多結晶シリコ
ン膜６を堆積する。本例では、ジシランをキャリヤガス
として、高濃度にホスフィンをドープし、５２５℃でこ
れらの混合ガスを熱分解して、ｎ型のアモルファスシリ
コン膜を堆積した。この後、８００℃で熱処理を行ない
、結晶成長と不純物の活性化を同時に行なった。熱処理
後の結晶粒径は、約２００ｎｍである。その結果、図６
に示すように、サイドスペーサ５からの距離ｄを一定と
することができ、さらにまた、空洞７を同時に形成する
ことができる。この空洞７を用いることにより、同心管
状の垂直電極を自己整合的に形成することができる。引
き続き、ドライエッチング技術を用いて、ｎ型多結晶シ
リコン膜４，６を異方的に除去することにより、図７に
示すように、ｎ型多結晶シリコン膜６，二酸化シリコン
膜のサイドスペーサ５、および、ｎ型多結晶シリコン膜
４から構成される多重スペーサを形成することができる
。次に、弗酸を用いて、上記二酸化シリコン膜３，５を
除去することにより、図８に示すような、シリコン基板
１に垂直なｎ型多結晶シリコン膜４，６から構成される
２重の同心管状の垂直電極を形成できる。図８は、図９
に示す素子の平面図でのａ−ａ′断面に対応している。 最後に、絶縁膜２４とプレート電極８を堆積することに
より、図１に示すような２個の蓄積容量を形成すること
ができる。電荷は、ｎ型多結晶シリコン膜４，６とプレ
ート電極８から構成されるキャパシタに蓄積される。本
例では、絶縁膜２４に二酸化シリコン膜と窒化シリコン
膜から構成される二層膜を用いたが、誘電率の大きい五
酸化タンタル膜等を用いることにより、蓄積容量をさら
に大きくできる。また、本例では、プレート電極８にタ
ングステンを用いたが、チタンタングステンやチタンナ
イトライド等を用いることも、もちろん可能である。
の表面に２００ｎｍの窒化シリコン膜２を堆積し、引き
続き３００ｎｍの二酸化シリコン膜３を堆積する。次に
、図３に示すように、リソグラフィー技術を用いて、上
記の二層膜に矩形の穴を形成する。本例では、ＥＢリソ
グラフィー技術を用いて、約０．５ミクロン角の穴をレ
ジスト上に形成し、このレジストをマスクとして、ドラ
イエッチング技術により、上記二層膜に矩形の穴を形成
した。この後、図４に示すように、減圧化学気相法を用
いて、５０ｎｍの多結晶シリコン膜４を上記素子表面全
面に堆積する。本例では、６３０℃でモノシランを熱分
解して、被覆係数１〜０．９ 、実際は１の条件で、ノ
ンドープの多結晶シリコン膜４を堆積した。この時、上
記多結晶シリコン膜４の結晶粒径は、約５０ｎｍである
。続いて、８５０℃でリン拡散を行ない、上記多結晶シ
リコン膜４をｎ型にドーピングする。リン拡散後の結晶
粒径は、約６０ｎｍである。次に、５０ｎｍの二酸化シ
リコン膜を堆積し、異方性ドライエッチングを行うこと
により、図５に示すような二酸化シリコン膜のサイドス
ペーサ５を形成する。この後、被覆係数が０．９未満、
実際は０．７の条件で、２００ｎｍのｎ型多結晶シリコ
ン膜６を堆積する。本例では、ジシランをキャリヤガス
として、高濃度にホスフィンをドープし、５２５℃でこ
れらの混合ガスを熱分解して、ｎ型のアモルファスシリ
コン膜を堆積した。この後、８００℃で熱処理を行ない
、結晶成長と不純物の活性化を同時に行なった。熱処理
後の結晶粒径は、約２００ｎｍである。その結果、図６
に示すように、サイドスペーサ５からの距離ｄを一定と
することができ、さらにまた、空洞７を同時に形成する
ことができる。この空洞７を用いることにより、同心管
状の垂直電極を自己整合的に形成することができる。引
き続き、ドライエッチング技術を用いて、ｎ型多結晶シ
リコン膜４，６を異方的に除去することにより、図７に
示すように、ｎ型多結晶シリコン膜６，二酸化シリコン
膜のサイドスペーサ５、および、ｎ型多結晶シリコン膜
４から構成される多重スペーサを形成することができる
。次に、弗酸を用いて、上記二酸化シリコン膜３，５を
除去することにより、図８に示すような、シリコン基板
１に垂直なｎ型多結晶シリコン膜４，６から構成される
２重の同心管状の垂直電極を形成できる。図８は、図９
に示す素子の平面図でのａ−ａ′断面に対応している。 最後に、絶縁膜２４とプレート電極８を堆積することに
より、図１に示すような２個の蓄積容量を形成すること
ができる。電荷は、ｎ型多結晶シリコン膜４，６とプレ
ート電極８から構成されるキャパシタに蓄積される。本
例では、絶縁膜２４に二酸化シリコン膜と窒化シリコン
膜から構成される二層膜を用いたが、誘電率の大きい五
酸化タンタル膜等を用いることにより、蓄積容量をさら
に大きくできる。また、本例では、プレート電極８にタ
ングステンを用いたが、チタンタングステンやチタンナ
イトライド等を用いることも、もちろん可能である。
【００１０】図１０に、本発明の他の実施例を示す。本
例では、１ＭＯＳ，１キャパシタから構成されるダイナ
ミック型メモリセル（ＤＲＡＭ）の蓄積電極構造に本発
明を適用した。図１０において、シリコン基板９の内部
には、ｎウエル１０とｐウエル１１が形成されており、
トランジスタは熱酸化膜１２により互いに電気的に分離
されている。ゲート電極は、ｎ型多結晶シリコン膜１８
であり、電極配線１５は第２層の配線である。この電極
配線１５とトランジスタのｎ型拡散層１３とはｎ型多結
晶シリコン膜１４を介して接続されている。層間絶縁膜
は、二酸化シリコン膜１６，１９、窒化シリコン膜１７
である。また、電極２３は、プレート電極２２と接続さ
れている。電荷はｎ型多結晶シリコン膜２０，２１、絶
縁膜２４、プレート電極２２から構成されるキャパシタ
に蓄積される。上記の実施例でわかるように、本発明に
より、比較的簡単な工程で大容量の蓄積容量を実現でき
た。 尚、上記の実施例ですべてのｎ型，ｐ型の導電
型を逆転しても本発明が適用可能であることは言うまで
もない。
例では、１ＭＯＳ，１キャパシタから構成されるダイナ
ミック型メモリセル（ＤＲＡＭ）の蓄積電極構造に本発
明を適用した。図１０において、シリコン基板９の内部
には、ｎウエル１０とｐウエル１１が形成されており、
トランジスタは熱酸化膜１２により互いに電気的に分離
されている。ゲート電極は、ｎ型多結晶シリコン膜１８
であり、電極配線１５は第２層の配線である。この電極
配線１５とトランジスタのｎ型拡散層１３とはｎ型多結
晶シリコン膜１４を介して接続されている。層間絶縁膜
は、二酸化シリコン膜１６，１９、窒化シリコン膜１７
である。また、電極２３は、プレート電極２２と接続さ
れている。電荷はｎ型多結晶シリコン膜２０，２１、絶
縁膜２４、プレート電極２２から構成されるキャパシタ
に蓄積される。上記の実施例でわかるように、本発明に
より、比較的簡単な工程で大容量の蓄積容量を実現でき
た。 尚、上記の実施例ですべてのｎ型，ｐ型の導電
型を逆転しても本発明が適用可能であることは言うまで
もない。
【００１１】
【発明の効果】上記の実施例で説明したように、本発明
を用いることにより、比較的簡単な工程で大容量の蓄積
容量を微細領域に実現できた。例えば、０．２ ミクロ
ン技術を用いて、立体型メモリセルを設計した結果、メ
モリセル面積約１平方ミクロンの領域に、約５５ｆＦ／
ビットの蓄積容量を実現できた。
を用いることにより、比較的簡単な工程で大容量の蓄積
容量を微細領域に実現できた。例えば、０．２ ミクロ
ン技術を用いて、立体型メモリセルを設計した結果、メ
モリセル面積約１平方ミクロンの領域に、約５５ｆＦ／
ビットの蓄積容量を実現できた。
【図１】蓄積容量の断面図。
【図２】蓄積容量の断面図。
【図３】蓄積容量の断面図。
【図４】蓄積容量の断面図。
【図５】蓄積容量の断面図。
【図６】蓄積容量の断面図。
【図７】蓄積容量の断面図。
【図８】蓄積容量の断面図。
【図９】蓄積容量の平面図。
【図１０】メモリセルの断面図。
１，９…シリコン基板、２，１７…窒化シリコン膜、３
，５，１６，１９…二酸化シリコン膜、４，６，１４，
１８，２０，２１…ｎ型多結晶シリコン膜、７…空洞、
８，２２…プレート電極、１０…ｎウエル、１１…ｐウ
エル、１２…熱酸化膜、１３…ｎ型拡散層、１５…電極
配線、２３…電極、２４…絶縁膜。
，５，１６，１９…二酸化シリコン膜、４，６，１４，
１８，２０，２１…ｎ型多結晶シリコン膜、７…空洞、
８，２２…プレート電極、１０…ｎウエル、１１…ｐウ
エル、１２…熱酸化膜、１３…ｎ型拡散層、１５…電極
配線、２３…電極、２４…絶縁膜。
Claims (7)
- 【請求項１】複数のトランジスタが形成された半導体主
表面の一部に、上記トランジスタの不純物領域とコンタ
クト穴を介して電気的に接続された電荷蓄積容量におい
て、上記蓄積容量が、導電性材料から構成される複数の
同心管状の垂直電極と、上記垂直電極のすべてを被覆す
る絶縁膜と、上記絶縁膜を被覆する金属材料から構成さ
れ、上記同心管状の最外周電極の結晶粒径と内周電極の
結晶粒径が異なることを特徴とする蓄積容量の構造。 - 【請求項２】請求項１記載の垂直電極において、最外周
電極の幅は一定であり、内周電極の幅は不均一であるこ
とを特徴とする蓄積容量の構造。 - 【請求項３】請求項１記載の導電性材料が、多結晶シリ
コン膜、または、タングステン、または、チタンタング
ステン、または、チタンナイトライドから構成されてい
ることを特徴とする蓄積容量の構造。 - 【請求項４】請求項１記載の絶縁膜が、窒化シリコン膜
と二酸化シリコン膜、または、五酸化タンタル膜から構
成されていることを特徴とする蓄積容量の構造。 - 【請求項５】請求項１記載の金属材料が、タングステン
、または、チタンタングステン、または、チタンナイト
ライドから構成されていることを特徴とする蓄積容量の
構造。 - 【請求項６】絶縁膜の一部にコンタクト穴を形成する工
程と、被覆係数が，１〜０．９ の条件で第１層の導電
性膜を堆積する工程と、絶縁膜で側壁保護膜を形成する
工程Ａと、被覆係数が０．９ 未満の条件で第２層の導
電性膜を堆積する工程Ｂと、上記第１層および第２層の
導電性膜の一部をエッチングする工程と、上記絶縁膜を
除去する工程と、上記導電性膜上に絶縁膜および金属膜
を形成する工程から構成される蓄積容量の形成方法。 - 【請求項７】請求項６記載の蓄積容量の形成方法におい
て、工程Ａと工程Ｂを複数繰り返すことを特徴とする蓄
積容量の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085023A JPH04318963A (ja) | 1991-04-17 | 1991-04-17 | 蓄積容量の構造およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085023A JPH04318963A (ja) | 1991-04-17 | 1991-04-17 | 蓄積容量の構造およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318963A true JPH04318963A (ja) | 1992-11-10 |
Family
ID=13847132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3085023A Pending JPH04318963A (ja) | 1991-04-17 | 1991-04-17 | 蓄積容量の構造およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104055A (en) * | 1997-03-27 | 2000-08-15 | Nec Corporation | Semiconductor device with memory cell having a storage capacitor with a plurality of concentric storage electrodes formed in an insulating layer and fabrication method thereof |
| US6410954B1 (en) * | 2000-04-10 | 2002-06-25 | Koninklijke Philips Electronics N.V. | Multilayered capacitor structure with alternately connected concentric lines for deep sub-micron CMOS |
| KR100434506B1 (ko) * | 2002-06-27 | 2004-06-05 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
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1991
- 1991-04-17 JP JP3085023A patent/JPH04318963A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104055A (en) * | 1997-03-27 | 2000-08-15 | Nec Corporation | Semiconductor device with memory cell having a storage capacitor with a plurality of concentric storage electrodes formed in an insulating layer and fabrication method thereof |
| US6410954B1 (en) * | 2000-04-10 | 2002-06-25 | Koninklijke Philips Electronics N.V. | Multilayered capacitor structure with alternately connected concentric lines for deep sub-micron CMOS |
| KR100434506B1 (ko) * | 2002-06-27 | 2004-06-05 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
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