JPH05110014A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH05110014A
JPH05110014A JP3267979A JP26797991A JPH05110014A JP H05110014 A JPH05110014 A JP H05110014A JP 3267979 A JP3267979 A JP 3267979A JP 26797991 A JP26797991 A JP 26797991A JP H05110014 A JPH05110014 A JP H05110014A
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silicon
oxide film
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Abstract

(57)【要約】 【目的】 平面投影面積を増大させることなくキャパシ
タの容量を増大することが可能な半導体装置の製造方法
を提供することである。 【構成】 減圧気相成長法を用いてその表面に１００ｎ
ｍ程度の凹凸面を有するシリコン層をキャパシタの下部
電極として形成し、このシリコン層表面を酸化してシリ
コン酸化膜を形成し、さらにこのシリコン酸化膜を除去
することによってシリコン層の凹凸の間隔を増大させ
る。その後、誘電体層および上部電極を形成する。ま
た、他の方法では、凹凸を有するシリコン層を形成した
後、連続的に非酸化雰囲気中で熱処理を施しシリコン層
表面の凹凸の曲率半径を増大させる。その後、誘電体層
および上部電極を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、いわゆるスタックトタイプキャパシタ
の有効な容量領域を増大し得る製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体記憶装置の１つとして、記憶情報
のランダムな入出力が可能なものにＤＲＡＭ（Ｄｙｎａ
ｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
がある。ＤＲＡＭは多数の記憶情報を蓄積するための記
憶領域となるメモリセルアレイと、このメモリセルアレ
イに対して所定の入出力動作を行なわせるための周辺回
路とから構成される。メモリセルアレイは、さらに最小
記憶単位に相当するメモリセルが複数個配列されて構成
されている。メモリセルは、基本的に１つのキャパシタ
と、これに接続される１つのトランスファゲートトラン
ジスタとから構成される。そして、動作においては、キ
ャパシタに所定の電荷が蓄積されているか否かを判定
し、これにデータの“０”、“１”を対応させて記憶情
報の処理を行なっている。
【０００３】図２４は、従来のＤＲＡＭのメモリセルの
断面構造図である。このＤＲＡＭは、たとえば特開昭６
４−４２１６１号公報に示されている。図２４に示され
るＤＲＡＭのメモリセルは、いわゆる１トランジスタ１
キャパシタタイプのセル構造を有している。トランスフ
ァゲートトランジスタ１０はｐ型シリコン基板１表面に
形成された１対のｎ+ 不純物領域３ａ、３ｂと、このｎ
+ 不純物領域３ａ、３ｂの間に位置するシリコン基板１
表面上に薄いゲート絶縁膜４を介して形成されたゲート
電極５ａとを備えている。ゲート電極５ａはワード線の
一部で構成される。ゲート電極５ａの周囲は第１の層間
絶縁層３０に覆われている。また、キャパシタ２０は一
方のｎ+ 不純物領域３ａに接続される下部電極（ストレ
ージノード）２１と、この下部電極２１表面上を覆う誘
電体層２２および、さらにその表面上を覆う上部電極
（セルプレート）２３とを備える。ビット線７は第２の
層間絶縁層３１中に形成されたコンタクトホールを通し
てｎ+ 不純物領域３ｂに接続される。
【０００４】近年、半導体装置の高集積化に伴い、この
種のＤＲＡＭにおいても個々の素子を微細化していく必
要に迫られている。これに従い、図２４に示すようなメ
モリセルにおいては、キャパシタ２０の平面占有面積の
減少が余儀なくされる。このような背景から、メモリセ
ルのキャパシタは動作に必要な所定の静電容量を確保す
るために主に２つの方法が講じられている。
【０００５】第１の方法は、キャパシタ２０を構成する
誘電体層２２の膜厚を薄くして静電容量を増大させる方
法である。たとえば、１Ｍビットの集積度を持つＤＲＡ
Ｍでは、誘電体層２２はシリコン酸化膜換算の膜厚で１
０ｎｍ程度にまで薄膜化されている。したがって、さら
に集積度が上がった場合に、これに伴う薄膜化は困難で
ある。
【０００６】また、第２の方法として誘電体層２２を介
して対向する電極２１、２３間の対向面積を増大して静
電容量を確保する方法がある。この方法により考案され
たキャパシタは、いわゆるスタックトタイプキャパシタ
と称されるものである。すなわち、半導体基板中の拡散
層の表面上に導電性を有する多結晶シリコン層を形成
し、その表面上に誘電体層および第２の電極層を積層し
た構造のものである。そして、スタックトタイプキャパ
シタは、その後、多結晶シリコンからなる電極層の形状
を、たとえばフィン状にしたもの、あるいは円筒状に突
出させたものなど種々の形状のものが考案された。
【０００７】さらに、第２の方法のもう１つの方向とし
て、下部電極の表面に凹凸を形成し、これによりキャパ
シタの対向面積を増大させる方法が考え出された。図２
４に示すメモリセルは、このような凹凸表面を有する下
部電極２１を備えたキャパシタを有している。
【０００８】図２５ないし図２７は、このようなＤＲＡ
Ｍのメモリセルの製造工程（第１工程ないし第３工程）
を順に示す製造工程断面図である。これらの図を用いて
その製造方法について以下に説明する。
【０００９】まず、図２５を参照して、ｐ型シリコン基
板１表面上の所定領域にＬＯＣＯＳ法を用いて厚いシリ
コン酸化膜からなるフィールド酸化膜２を形成する。さ
らに、ｐ型シリコン基板１表面上に熱酸化法を用いてゲ
ート酸化膜４を形成する。さらに、ＣＶＤ（化学気相成
長法）法を用いて多結晶シリコン層を全面に堆積した
後、パターニングしてゲート電極５ａを形成する。さら
に、減圧ＣＶＤ法を用いてシリコン酸化膜を全面に堆積
した後、周知のリソグラフィ技術およびドライエッチン
グ技術を用いてゲート電極５ａの表面上および側面に第
１の層間絶縁層３０を形成する。さらに、層間絶縁層３
０に覆われたゲート電極５ａをマスクとしてｐ型シリコ
ン基板１中に不純物をイオン注入し、ｎ+ 不純物領域３
ａ、３ｂを形成する。
【００１０】次に、図２６を参照して、ヘリウムで２０
％に希釈したモノシランガスを用いた減圧ＣＶＤ法によ
り、膜厚０．４μｍの多結晶シリコン層２１０を形成す
る。圧力は０．８Ｔｏｒｒ、温度は６８０℃に設定され
る。この工程により製造された多結晶シリコン層２１０
の表面には０．０７μｍ程度の凹凸が形成される。その
後、オキシ塩化リン（ＰＯＣｌ3 ）を原料とする熱拡散
法により、温度８７５℃、３０分の条件で多結晶シリコ
ン層２１０内部にリン（Ｐ）を導入する。そして、この
熱拡散時に多結晶シリコン層２１０表面に形成されたリ
ンガラスを除去した後、温度９００℃で２０分間窒素雰
囲気中で熱処理を施す。これによって、多結晶シリコン
層２１０の表面の凹凸は０．１１μｍに拡大する。
【００１１】次に、図２７を参照して、フォトリソグラ
フィおよびエッチング法を用いて多結晶シリコン層２１
０をパターニングし、キャパシタの下部電極２１を形成
する。下部電極２１の表面上に熱窒化膜を形成し、さら
にその表面上にＣＶＤ法を用いてシリコン窒化膜を形成
し、さらにその表面上に熱酸化法を用いて酸化膜を形成
する。これにより熱窒化膜／ＣＶＤシリコン窒化膜／シ
リコン酸化膜の３層からなる誘電体層２２が形成され
る。
【００１２】さらに、図２４を参照して、ｐ型シリコン
基板１表面上の全面に多結晶シリコン層を形成し、所定
の形状にパターニングする。これによりキャパシタ２０
の上部電極２３が形成される。その後、全面に厚い酸化
膜からなる第２の層間絶縁層３１を形成する。そして、
層間絶縁層３１の所定領域にコンタクトホールを形成
し、その内部にビット線７を形成する。
【００１３】以上の工程によりＤＲＡＭのメモリセルが
完成する。
【００１４】
【発明が解決しようとする課題】従来の方法により形成
されたキャパシタの下部電極２１の表面には多くの突起
部が形成されている。図２８は、下部電極２１の表面形
状を示す拡大部分断面図である。図２８に示されるよう
に、突起と突起の間隔は部分的に狭くなっている領域が
生じる。突起の間の間隔が狭くなると、ゲート誘電体層
２２を形成した場合、ゲート誘電体層２２がこの突起間
の隙間を埋めてしまい、誘電体層２２の膜厚が不均一と
なり、十分な容量を得ることができない部分が生じる。
このような状態が生じると、下部電極２１の表面に凹凸
を形成してキャパシタの電極間の対向面積を増大させて
容量を増大させるという効果を得ることができないとい
う問題が生じる。
【００１５】また、上述したように、キャパシタ容量を
拡大するためにゲート誘電体層はその膜厚が薄く形成さ
れる。したがって、ゲート誘電体層の膜厚に対して下部
電極２１表面の凹凸部の曲率半径が小さい場合には、そ
のような凹凸部近傍で電界集中が生じやすくなり、その
結果ゲート誘電体層の絶縁耐圧が減少し、キャパシタの
信頼性を劣化させるという問題も生じた。
【００１６】したがって、この発明は上記のような問題
点を解消するためになされたもので、キャパシタの下部
電極に形成する凹凸表面を容量領域として有効に利用し
得るキャパシタの製造方法を提供することを目的とす
る。
【００１７】さらに、この発明の目的は、凹凸表面を有
するキャパシタの下部電極表面上に形成される誘電体層
の絶縁耐圧を向上し得るキャパシタの製造方法を提供す
ることを目的とする。
【００１８】
【課題を解決するための手段】この発明は、半導体基板
上にシリコン層からなる第１電極層と、誘電体層と、第
２電極層との積層構造からなるキャパシタを有する半導
体装置の製造方法であり、以下の工程を備える。まず、
化学気相成長法を用いて第１電極層となるべき多結晶と
アモルファスとの遷移状態にあるシリコン層を形成す
る。次に、凹凸を有するシリコン層の表面を酸化し、シ
リコン層の表面にシリコン酸化膜を形成する。そして、
少なくともシリコン酸化膜を除去し、シリコン層の表面
を露出させる。その後、シリコン層の表面上に誘電体層
を形成する。さらに、誘電体層の表面上に第２電極層を
形成する。
【００１９】さらに、この発明による半導体装置の製造
方法は、以下の工程を備える。まず、化学気相成長法を
用いて第１電極層となるべき多結晶とアモルファスとの
遷移状態にあるシリコン層を形成する。次に、シリコン
層の表面が露出した状態でシリコン層を加熱処理する。
そして、シリコン層の表面上に誘電体層を形成する。さ
らに、誘電体層の表面上に第２電極層を形成する。
【００２０】
【作用】この発明による製造方法において、化学気相成
長法により多結晶とアモルファスとの遷移状態にあるシ
リコン層を形成すると、その表面には１００ｎｍ程度の
凹凸が形成される。そして、この凹凸面をもつシリコン
層の表面を酸化すると、シリコン層の凹凸表面に沿って
シリコン酸化膜が形成される。シリコン酸化膜の一部は
元のシリコン層表面から内部へ反応して形成される。そ
して、このシリコン酸化膜を除去すると、凹凸を有する
シリコン層の表面が一様に削られることになり、シリコ
ン層表面の突起部の間隔が広くなる。そして、このよう
な凹凸形状が調整されたシリコン層の表面に誘電体層を
形成すると、誘電体層が凹凸を有するシリコン層の表面
形状に沿ってほぼ均一に形成される。したがって、誘電
体層を上下から積層する電極間の対向面積が増大し、キ
ャパシタの容量が増大する。
【００２１】また、他の製造方法においては、多結晶シ
リコン層とアモルファスとの遷移状態にあるシリコン層
を形成した後、熱処理を施している。遷移状態にあるシ
リコン層はアモルファス状態にある領域の中に多結晶の
グレインが混在するような状態と推察される。この状態
で熱処理を施すと、多結晶が成長し、シリコン層の表面
に曲率の大きい凹凸形状が形成される。したがって、曲
率半径の大きい滑らかな凹凸形状を有するシリコン層の
表面に誘電体層を形成することによって、局所的な電界
集中を抑制し、キャパシタの信頼性が向上する。
【００２２】
【実施例】以下、この発明の一実施例について図を用い
て詳細に説明する。
【００２３】図１は、この発明の製造方法を用いて形成
されたＤＲＡＭのメモリセルの断面構造図である。図１
を参照して、メモリセルは１つのトランスファゲートト
ランジスタ１０と１つのキャパシタ２０とを備える。ト
ランスファゲートトランジスタ１０はｐ型シリコン基板
１表面に所定の距離を隔てて形成された１対のｎ+ 不純
物領域３ａ、３ｂと、ｐ型シリコン基板１表面上に薄い
ゲート絶縁膜４を介在して形成されたゲート電極（ワー
ド線）５ａとを備える。また、ｐ型シリコン基板１表面
上の所定領域に形成されたフィールド酸化膜２の表面上
にはワード線５ｂが形成されている。ゲート電極５ａお
よびワード線５ｂの周囲は、第１の層間絶縁層３０によ
り覆われている。
【００２４】キャパシタ２０は下部電極２１と誘電体層
２２と上部電極２３との積層構造からなる、いわゆるス
タックトタイプのキャパシタを構成している。下部電極
２１は、説明の便宜上２つの部分に分けて構成される。
第１の部分は、ゲート電極５ａの表面上からワード線５
ｂの上部にまで第１の層間絶縁層３０を介在して延在し
たベース部２１ａである。第２の部分は、ベース部２１
ａの表面からｐ型シリコン基板１の主表面に対して鉛直
上方に円筒状に突出した円筒部２１ｂである。このよう
な形状を有する下部電極２１を備えたスタックトキャパ
シタを円筒型スタックトキャパシタと称することにす
る。円筒型スタックトキャパシタの下部電極２１の表面
は、後述する製造方法により形成された約１００ｎｍ程
度の凹凸が形成されている。この表面形状により、誘電
体層２２を介在して対向する下部電極２１および上部電
極２３の対向面積が増大し、キャパシタ容量が増大す
る。誘電体層２２はシリコン窒化膜とシリコン酸化膜の
積層膜などから構成される。なお、第１の層間絶縁層３
０の表面上には、窒化膜１５、１５が残余している。こ
の窒化膜１５、１５は、製造工程において下層の層間絶
縁層３０がオーバーエッチングされるのを防止する働き
をなす。
【００２５】さらに、スタックトキャパシタ２０などの
上部は厚い第２の層間絶縁層３１により覆われている。
第２の層間絶縁層３１の所定領域には、トランスファゲ
ートトランジスタ１０の一方のｎ+ 不純物領域３ｂに達
するコンタクトホールが形成されており、このコンタク
トホールの内部にはたとえば選択ＣＶＤ法により形成さ
れたタングステンプラグ８が埋め込まれている。ビット
線７は第２の層間絶縁層３１の表面上に配置され、タン
グステンプラグ８を通してトランスファゲートトランジ
スタ１０の一方のｎ+ 不純物領域３ｂに接続されてい
る。ビット線７の上部には、第３の層間絶縁層３２が形
成されている。第３の層間絶縁層の表面上には、所定形
状の配線層１１が形成されている。
【００２６】次に、図１に示すＤＲＡＭのメモリセルの
製造方法の第１の実施例について説明する。図２ないし
図１１は、その製造工程（第１工程ないし第１０工程）
を示す製造工程断面図である。
【００２７】まず、図２を参照して、ｐ型シリコン基板
１表面の所定領域にＬＯＣＯＳ法を用いて膜厚の厚いフ
ィールド酸化膜２を形成する。さらに、ｐ型シリコン基
板１表面上に、熱酸化法によりゲート酸化膜４を形成す
る。その後、ｐ型シリコン基板１表面上の全面に多結晶
シリコン層および絶縁層を堆積し、所定の形状にパター
ニングする。これによりゲート電極５ａおよびワード線
５ｂが形成される。次に、ゲート電極５ａをマスクとし
てｐ型シリコン基板１表面に不純物をイオン注入し、ｎ
+ 不純物領域３ａ、３ｂを形成する。その後、再度絶縁
層を全面に堆積し、異方性エッチングを用いて選択的に
除去する。この工程によりゲート電極５ａおよびワード
線５ｂの側壁にのみ絶縁層が残余する。そして、ゲート
電極５ａおよびワード線５ｂの周囲には第１層間絶縁層
３０が形成される。さらに、全面に薄い窒化膜１５を形
成した後、所定の形状にパターニングする。
【００２８】次に、図３を参照して、ｐ型シリコン基板
１上の全面に多結晶シリコン層２１０ａを減圧ＣＶＤ法
を用いて堆積し、所定の形状にパターニングする。
【００２９】さらに、図４を参照して、多結晶シリコン
層２１０ａなどの表面上の全面に厚いシリコン酸化膜１
６を堆積し、所定の領域に開口部１７を形成する。この
開口部１７の内部には、多結晶シリコン層２１０ａの表
面が露出する。シリコン酸化膜１６は、円筒型スタック
トキャパシタの円筒部２１ｂを形成するために用いられ
るものであり、多結晶シリコン層２１０ａの上部に位置
する部分の膜厚は、キャパシタの円筒部２１ｂの高さを
規定する。シリコン酸化膜１６に開口部１７を形成した
後、この開口部の内部およびシリコン酸化膜１６の表面
上に、減圧ＣＶＤ法を用いて多結晶シリコン層２１０ｂ
を膜厚５０ｎｍ程度堆積する。なお、この多結晶シリコ
ン層は、たとえばシランを用いた減圧ＣＶＤ法で温度６
２０℃程度で形成される。
【００３０】さらに、図５を参照して、異方性エッチン
グを用いて多結晶シリコン層２１０ｂを選択的にエッチ
ングする。このエッチングにより、多結晶シリコン層２
１０ｂは、シリコン酸化膜１６の平坦な表面上あるいは
多結晶シリコン層２１０ａの平坦部分の表面上に位置す
る部分が選択的に除去される。そして、多結晶シリコン
層２１０ａと選択的に残余した多結晶シリコン層２１０
ｂとが一体的に成形される。その後、円筒型スタックト
キャパシタの円筒部形成のために使用されたシリコン酸
化膜１６がエッチング除去される。このエッチング工程
において、シリコン窒化膜１５は第１の層間絶縁層３０
がオーバーエッチングされるのを防止する。
【００３１】次に、図６を参照して、ＣＶＤ（化学気相
成長）法を用いてキャパシタの下部電極の骨格となる多
結晶シリコン層２１０ａ、２１０ｂの表面上にシリコン
層を形成する。ＣＶＤ法の成膜条件は、原料ガスとして
モノシランガスまたは窒素やヘリウムなどで希釈された
モノシランガスを用い、モノシランガスの分圧が１００
Ｐａ以下で、成膜温度が５６０℃以上６００℃未満に設
定される。一例としてモノシランガスの分圧が１５Ｐ
ａ、成膜温度を５７３℃としてシリコン層を形成する。
この場合、シリコン層の表面には１００ｎｍ程度の凹凸
が形成される。なお、このシリコン層の形成工程につい
ては同一出願人の先の出願（特願平２−３６９２８号お
よび特願平２−２５６６５３号ならびに「Ｆａｂｒｉｃ
ａｔｉｏｎｏｆ Ｓｔｏｒａｇｅ Ｃａｐａｃｉｔａｎ
ｃｅ−ＥｎｈａｎｃｅｄＣａｐａｃｉｔｏｒｓ ｗｉｔ
ｈ ａ Ｒｏｕｇｈ Ｅｌｅｃｔｒｏｄｅ」Ｙｏｓｈｉ
ｏ Ｈａｙａｓｈｉｄｅ ｅｔ ａｌ． Ｅｘｔｅｎｄ
ｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２２ｎｄ
Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ＳｏｌｉｄＳｔａｔｅ
Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，１９９
０，ｐ８６９−８７２に詳細に記載されている。そし
て、凹凸面が形成されたシリコン層をパターニングする
ことにより下部電極２１が成形される。
【００３２】次に、図７を参照して、下部電極２１の表
面のシリコン層を酸化し、シリコン層表面にシリコン酸
化膜２５を形成する。
【００３３】その後、図８を参照して、シリコン層表面
に形成されたシリコン酸化膜２５をフッ化水素酸水溶液
などを用いて除去し、シリコン層表面を露出させる。こ
の酸化処理工程によって下部電極２１表面の凹凸形状が
整えられる。
【００３４】ここで、図６ないし図８に示す工程につい
てさらに詳細に説明する。図１２ないし図１４は、図６
ないし図８に示す工程におけるシリコン層表面の形状を
示す部分拡大模式図である。まず、図６に対応する図１
２を参照して、ＣＶＤ法により形成されたシリコン層２
１０ｃの表面にはその大きさが１００ｎｍ程度の凹凸形
状が形成されている。凸部と凸部との間は部分的に狭い
場所が存在する。
【００３５】次に、図７に対応する図１３を参照して、
シリコン層２１０ｃ表面を酸化処理する。酸化方法とし
ては、温度範囲８００〜１０００℃、一例として温度８
５０℃の水蒸気雰囲気中において１０分程度熱酸化処理
を行なう。この酸化処理によりシリコン層２１０ｃの表
面にはたとえば１０ｎｍ程度の膜厚のシリコン酸化膜２
５が形成される。シリコン酸化膜２５はその膜厚のほぼ
半分が元のシリコン層表面からその内部に向かって生成
される。したがって、シリコン酸化膜２５とシリコン層
２１０ｃとの境界面は元のシリコン層２１０ｃの表面か
ら後退する。なお、熱酸化の方法としては、上記の水蒸
気を用いたウェット酸化のみならず、酸素雰囲気下で行
なうドライ酸化あるいは酸素に塩化水素（ＨＣｌ）を含
ませた雰囲気中で行なわれるドライ酸化などを用いても
構わない。
【００３６】さらに、図８に対応する図１４を参照し
て、シリコン層２１０ｃ表面に形成されたシリコン酸化
膜２５をフッ化水素酸水溶液などを用いて除去すると、
シリコン層２１０ｃの表面に形成された凸部の間隔が広
くなる。したがって、この後、窒化膜などの誘電体層が
形成された場合、シリコン層表面の凸部間の領域に誘電
体層材料が埋め込まれてしまうことを防止できる。この
ような効果を得るために、シリコン酸化膜２５の膜厚
は、このシリコン酸化膜がシリコン層２１０ｃの表面か
らその内部に食い込むことによって広げられる凸部間の
間隔が誘電体層の膜厚の２倍以上となることを目標とし
て定められる。
【００３７】以上の工程に引続いて、図９を参照して、
下部電極２１の表面上にＣＶＤ法によりシリコン窒化膜
を堆積する。さらに、シリコン窒化膜の表面を熱酸化
し、シリコン酸化膜を形成する。これにより、シリコン
窒化膜とシリコン酸化膜の多層膜からなる誘電体層２２
が形成される。誘電体層２２の膜厚は酸化膜換算膜厚で
５〜１０ｎｍ程度である。さらに、誘電体層２２の表面
上にＣＶＤ法を用いて多結晶シリコン層からなる上部電
極２３を形成する。
【００３８】さらに、図１０を参照して、ｐ型シリコン
基板１表面上の全面に厚い第２の層間絶縁層３１を形成
し、所定の領域にコンタクトホールを形成する。そし
て、たとえば選択ＣＶＤ法を用いて、タングステン
（Ｗ）などの金属をコンタクトホールの内部に埋め込
み、ビット線コンタクト８を形成する。
【００３９】そして、図１１を参照して、第２の層間絶
縁層３１表面上にビット線７を形成する。さらに、ビッ
ト線７などの上に第３の層間絶縁層３２を形成する。さ
らに、第３の層間絶縁層３２の表面上に配線層１１を形
成する。以上の工程により、円筒型スタックトキャパシ
タを備えたメモリセルの製造工程が完了する。
【００４０】なお、下部電極２１のシリコン層は、形成
後の工程で種々の熱処理の影響を受け多結晶状態に変化
する。しかし、下部電極２１と誘電体層２２との界面の
凹凸形状は維持される。
【００４１】以上のような製造工程により製造されるメ
モリセルのキャパシタにおいて、シリコン酸化膜の膜厚
とキャパシタの容量との関係を種々の実験を行なって検
証した。図２１は、凹凸表面を有するシリコン層の表面
に形成されるシリコン酸化膜の膜厚とキャパシタの容量
の増加率の関係を示す相関図である。キャパシタ容量の
増加率は、相対的に滑らかな下部電極表面を有するキャ
パシタを基準とし、平面投影面積を同一とした場合の比
率を示している。図２１に示されるように、減圧ＣＶＤ
法において、下部電極を多結晶とアモルファスの遷移状
態となるようなシリコン層で形成することによってキャ
パシタ容量は増大する。さらに、そのシリコン層表面に
形成される酸化膜の膜厚を増大させると、すなわち酸化
処理によりシリコン層表面を除去する量を増大させる
と、図示される範囲内においては最大約１．９倍程度ま
でキャパシタ容量が増大する。
【００４２】また、図２２は、シリコン酸化膜２５の膜
厚とキャパシタの平均寿命との相関関係を示す相関図で
ある。図２２から、酸化処理により下部電極２１の表面
の凹凸形状が整えられることにより、局所的な電界集中
が軽減され、キャパシタの平均寿命が増大することが判
明する。
【００４３】次に、この発明の第２の実施例によるＤＲ
ＡＭのメモリセルの製造方法について説明する。図１８
ないし図２０はその製造工程の主要な工程を示す製造工
程断面図である。なお、図１８は、第１の実施例におけ
る図５に示す工程と同じ工程を示すものであり、また、
図１９は、同様に図６に示す工程を示すものである。す
なわち、図１９において、多結晶シリコン層２１０ａ、
２１０ｂの表面に第１の実施例と同様の条件により多結
晶とアモルファスの遷移状態にあるシリコン層２１０ｃ
を形成する。
【００４４】さらに、図２０を参照して、シリコン層２
１０ｃを形成直後に、減圧気相成長装置内から半導体装
置（ウエハ）を取出すことなく、真空中またはＮ2 ある
いはＡｒガスの不活性ガス中で温度５００〜６００℃で
１０分から５時間程度の熱処理を行なう。この熱処理に
より、シリコン層２１０ｃの結晶性を変化させ、シリコ
ン層表面の凹凸の曲率半径を大きくする。既に述べたよ
うに、凹凸をもつシリコン層２１０ｃは多結晶状態とア
モルファス状態の遷移領域において形成されるが、その
層内には多結晶成分とアモルファスの成分が含まれてい
る。このシリコン層を形成直後に真空中または不活性ガ
ス中において熱処理を行なうと、アモルファス成分が多
結晶化し、その際凹凸面の凸部や凹部での曲率半径を大
きくするようにアモルファスシリコン中のシリコン原子
が移動する。このような現象はシリコン層表面に酸化膜
などが全くない状態でのみ観測される。そして、このよ
うに凸部や凹部での曲率半径が大きくなると、凹凸表面
上での電界集中が抑制され、その結果シリコン層表面に
形成される誘電体層の絶縁耐圧が向上する。さらに、絶
縁耐圧の向上によりキャパシタの信頼性が向上する。図
２３は、上記のような方法により製造されたキャパシタ
の印加電圧と平均寿命との関係を示す相関図である。図
２３に示されるように、シリコン層形成直後の熱処理時
間が長いほどキャパシタの平均寿命が増大することが判
明する。
【００４５】さらに、この発明の第３の実施例によるＤ
ＲＡＭのメモリセルの製造方法について説明する。
【００４６】第３の実施例は、第１の実施例におけるキ
ャパシタの下部電極２１の酸化処理工程と、第２の実施
例における下部電極の熱処理工程とを組合せたものであ
る。すなわち、図６ないし図８に示す減圧ＣＶＤ法によ
るシリコン層形成工程、酸化膜形成工程および酸化膜除
去工程の後、減圧気相成長装置の内部で非酸化雰囲気中
で連続して図２０に示す熱処理工程を行なわせるもので
ある。このような製造方法においても、キャパシタの下
部電極の表面積を拡大し、かつキャパシタの平均寿命を
増大させることができる。
【００４７】ここで、上記の実施例による製造方法によ
り製造されたキャパシタの断面形状について説明する。
図１５ないし図１７は各々以下の条件により製造された
キャパシタの断面構造を模式的に示した断面構造模式図
である。
【００４８】図１５・・・下部電極２１をＣＶＤ法によ
り温度５７３℃、０．２Ｔｏｒｒの条件下で形成したも
の 図１６・・・上記条件のＣＶＤ形成後、膜厚３０ｎｍの
シリコン酸化膜を形成し、さらに除去したもの 図１７・・・図１５に示すＣＶＤ形成後、真空中におい
て１０時間アニール処理を施したもの なお、図１５ないし図１７はほぼ１０万倍に拡大したス
ケールで描かれている。図１５と図１６との比較によ
り、酸化処理工程を施すことによって下部電極２１表面
の凸部の間隔が広くなっていることが判明する。また、
図１５と図１７との比較により、熱処理によって下部電
極２１の表面が滑らかに形成されていることが判明す
る。
【００４９】なお、上記実施例においては、キャパシタ
の上部電極２３は多結晶シリコン層で形成される場合に
ついて説明したが、これに限定されるものではなく、た
とえば高融点金属膜、高融点金属シリサイド膜あるいは
多結晶シリコン膜と高融点金属シリサイド膜を積層した
複合膜構造を用いたものでもよい。また、ゲート誘電体
層としては、五酸化タンタルなどの金属酸化物を用いて
も構わない。
【００５０】
【発明の効果】このように、この発明によれば、化学気
相成長法により形成したシリコン層の凹凸表面を酸化
し、さらに酸化膜を除去することによって凸部間の間隔
を増大させ有効な容量領域として利用可能としたことに
より、キャパシタの平面占有面積を増大させることなく
キャパシタ容量を増大させることができる。
【００５１】また、化学気相成長法により凹凸表面を有
する下部電極を形成後、非酸化雰囲気中で熱処理を行な
うように構成したことにより、下部電極の凹凸表面の曲
率を増大させることができ、これによりキャパシタの信
頼性を増大させることができる。
【図面の簡単な説明】
【図１】この発明の製造方法により形成されるＤＲＡＭ
のメモリセルの断面構造図である。
【図２】図２は、この発明の第１実施例によるＤＲＡＭ
のメモリセルの製造工程の第１工程を示す断面構造図で
ある。
【図３】図３は、この発明の第１実施例によるＤＲＡＭ
のメモリセルの製造工程の第２工程を示す断面構造図で
ある。
【図４】図４は、この発明の第１実施例によるＤＲＡＭ
のメモリセルの製造工程の第３工程を示す断面構造図で
ある。
【図５】図５は、この発明の第１実施例によるＤＲＡＭ
のメモリセルの製造工程の第４工程を示す断面構造図で
ある。
【図６】図６は、この発明の第１実施例によるＤＲＡＭ
のメモリセルの製造工程の第５工程を示す断面構造図で
ある。
【図７】図７は、この発明の第１実施例によるＤＲＡＭ
のメモリセルの製造工程の第６工程を示す断面構造図で
ある。
【図８】図８は、この発明の第１実施例によるＤＲＡＭ
のメモリセルの製造工程の第７工程を示す断面構造図で
ある。
【図９】図９は、この発明の第１実施例によるＤＲＡＭ
のメモリセルの製造工程の第８工程を示す断面構造図で
ある。
【図１０】図１０は、この発明の第１実施例によるＤＲ
ＡＭのメモリセルの製造工程の第９工程を示す断面構造
図である。
【図１１】図１１は、この発明の第１実施例によるＤＲ
ＡＭのメモリセルの製造工程の第１０工程を示す断面構
造図である。
【図１２】図６に対応するキャパシタの下部電極の断面
拡大模式図である。
【図１３】図７に対応するキャパシタの下部電極の部分
拡大断面図である。
【図１４】図８に対応するキャパシタの下部電極の部分
拡大断面図である。
【図１５】この発明による化学気相成長法により形成さ
れたキャパシタの断面構造を模式的に示した断面図であ
る。
【図１６】この発明の第１の実施例による製造方法によ
り製造されたキャパシタの断面構造を模式的に示した断
面構造図である。
【図１７】この発明の第２の実施例による製造方法によ
り製造されたキャパシタの断面構造を模式的に示した断
面構造図である。
【図１８】この発明の第２の実施例によるＤＲＡＭのメ
モリセルの製造工程の主要な第１工程を示す断面構造図
である。
【図１９】図１８に示す製造工程に引続いて行なわれる
製造工程を示す断面構造図である。
【図２０】図１９に示す製造工程に引続いて行なわれる
製造工程を示す断面構造図である。
【図２１】この発明の第１の実施例において形成される
シリコン酸化膜とキャパシタの容量増加率との関係を示
す相関図である。
【図２２】この発明の第１の実施例において形成される
シリコン酸化膜とキャパシタの平均寿命の関係を示す相
関図である。
【図２３】この発明の第２の実施例により形成されるキ
ャパシタの印加電圧と平均寿命との関係を示す相関図で
ある。
【図２４】従来のＤＲＡＭのメモリセルの断面構造図で
ある。
【図２５】図２４に示されるＤＲＡＭのメモリセルの製
造工程の第１工程を示す断面構造図である。
【図２６】図２４に示される従来のＤＲＡＭのメモリセ
ルの製造工程の第２工程を示す断面構造図である。
【図２７】図２４に示される従来のＤＲＡＭのメモリセ
ルの製造工程の第３工程を示す断面構造図である。
【図２８】従来のキャパシタの一部を示す部分断面構造
図である。
【符号の説明】
２０ キャパシタ ２１ 下部電極 ２２ 誘電体層 ２３ 上部電極 ２５ シリコン酸化膜 ２１０ａ、２１０ｂ 多結晶シリコン層 ２１０ｃ シリコン層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にシリコン層からなる第１
    電極層と、誘電体層と、第２電極層との積層構造からな
    るキャパシタを有する半導体装置の製造方法であって、 化学気相成長法を用いて第１電極層となるべき多結晶と
    アモルファスとの遷移状態にあるシリコン層を形成する
    工程と、 凹凸を有する前記シリコン層の表面を酸化し、前記シリ
    コン層の表面にシリコン酸化膜を形成する工程と、 少なくとも前記シリコン酸化膜を除去し、前記シリコン
    層の表面を露出させる工程と、 前記シリコン層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２電極層を形成する工程とを
    備えた、半導体装置の製造方法。
  2. 【請求項２】 半導体基板上にシリコン層からなる第１
    電極層と、誘電体層と、第２電極層との積層構造からな
    るキャパシタを有する半導体装置の製造方法であって、 化学気相成長法を用いて第１電極層となるべき多結晶シ
    リコンとアモルファスとの遷移状態にあるシリコン層を
    形成する工程と、 前記シリコン層の表面が露出した状態で前記シリコン層
    を加熱処理する工程と、 前記シリコン層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２電極層を形成する工程とを
    備えた、半導体装置の製造方法。
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