JP2000349175A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2000349175A
JP2000349175A JP11156424A JP15642499A JP2000349175A JP 2000349175 A JP2000349175 A JP 2000349175A JP 11156424 A JP11156424 A JP 11156424A JP 15642499 A JP15642499 A JP 15642499A JP 2000349175 A JP2000349175 A JP 2000349175A
Authority
JP
Japan
Prior art keywords
film
oxide film
silicon
silicon oxide
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP11156424A
Other languages
English (en)
Inventor
Tatsunori Kaneoka
竜範 金岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP11156424A priority Critical patent/JP2000349175A/ja
Priority to US09/440,701 priority patent/US6344394B1/en
Priority to DE60000526T priority patent/DE60000526T2/de
Priority to EP00110523A priority patent/EP1058298B1/en
Priority to KR10-2000-0027263A priority patent/KR100373675B1/ko
Publication of JP2000349175A publication Critical patent/JP2000349175A/ja
Priority to US10/059,122 priority patent/US6448189B1/en
Priority to US10/216,731 priority patent/US6605503B2/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells

Abstract

(57)【要約】 【課題】 半導体記憶装置、特にフラッシュメモリ等
における消去・書込み速度を向上させる。 【解決手段】 二つの電極膜の間にシリコン酸化膜／シ
リコン窒化膜の二層から成る誘電体膜が配置されて形成
されたキャパシタを有する半導体記憶装置の製造におい
て、シリコン膜に対してNOガスを用いた熱窒化を行って
上記シリコン膜の上にシリコン窒化膜を形成した後に、
上記シリコン窒化膜の上にCVD法によりシリコン酸化膜
を積層して薄膜化した誘電体膜を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は半導体記憶装置の製
造方法に関するもので、特にフラッシュメモリに代表さ
れる不揮発性記憶素子の制御電極・浮遊電極間キャパシ
タの製造方法に関するものである。
【０００２】
【従来の技術】先ず、従来の不揮発性記憶素子とその製
造方法について、図面を参照しながら説明する。図５
は、従来の技術によるフラッシュメモリのワード線方向
から見たメモリセル断面構造の一例を示している。図５
において、１はシリコン基板、２は熱酸化法により形成
したトンネル酸化膜、３は隣接するメモリセル間を電気
的に分離するための素子分離シリコン酸化膜、４はシリ
コン基板１にリンや砒素等で形成したn型不純物層、５
はリン添加多結晶シリコンから成る浮遊電極、８はリン
添加多結晶シリコンから成る制御電極、９は隣接メモリ
セルの浮遊電極５および制御電極８との電気的絶縁用シ
リコン酸化膜、１０は下層金属配線、１１は隣りあう下
層金属配線１０間のシリコン酸化膜、１２は上層金属配
線、１３は下層金属配線１０と上層金属配線１２間のシ
リコン酸化膜、２０は下部シリコン酸化膜、２１はCVD
−シリコン窒化膜、２２は上部シリコン酸化膜である。
このような従来のフラッシュメモリでは、データ保持の
ための制御電極・浮遊電極間の誘電体膜は、下部シリコ
ン酸化膜２０／CVD−シリコン窒化膜２１／上部シリコ
ン酸化膜２２の三層により構成されている。
【０００３】図６は従来例であるフラッシュメモリの制
御電極・浮遊電極間のキャパシタ部の製造工程を示すも
ので、ビット線方向から見た制御電極・浮遊電極間キャ
パシタ断面構造を示している。従来の製造方法について
説明すると、まず図６（ａ）において、リン添加非晶質
シリコン膜１４の堆積を行う。ここで、lはシリコン基
板、２はトンネル酸化膜、３は素子分離シリコン酸化膜
である。リン添加非晶質シリコン膜は例えば、モノシラ
ンSiH4とホスフィンPH3を用いた500〜550℃でのCVD法に
より形成することができる。リン添加非晶質シリコン膜
１４中のリン濃度はモノシランSiH4とホスフインPH3の
流量比を変えることにより制御できる。
【０００４】次に図６（ｂ）で、リソグラフィおよびド
ライエッチング技術によりリン添加非晶質シリコン膜１
４を所望の形状に加工する。そして、図５（ｃ）におい
て、リン添加非晶質シリコン膜１４上に700〜900℃での
モノシランSiH4と亜酸化窒素N2Oまたはジクロールシラ
ンSiH2Cl2と亜酸化窒素N2Oの熱CVD法により下部シリコ
ン酸化膜２０を形成する。このときにリン添加非晶質シ
リコン膜１４が堆積時の熱エネルギーにより結晶化を起
こし、リン添加多結晶シリコンから成る浮遊電極５に変
化する。
【０００５】次に、図６（ｄ）において、下部シリコン
酸化膜２０上に、600〜900℃でのモノシランSiH4または
ジクロールシランSiH2Cl2とアンモニアNH3の熱CVD法に
よりCVD−シリコン窒化膜２１を堆積する。次に、図６
（ｅ）において、CVD−シリコン窒化膜２１上に700〜90
0℃でのモノシランSiH4と亜酸化窒素N2Oまたはジクロー
ルシランSiH2Cl2と亜酸化窒素N2Oの熱CVD法により上部C
VD−シリコン酸化膜２３を形成する。次に、図６（ｆ）
において、水蒸気雰囲気中で上部CVD−シリコン酸化膜
２３をアニールすることで、緻密な上部シリコン酸化膜
２２を形成する。
【０００６】最後の図６（ｇ）において、上部シリコン
酸化膜２２上にリン添加多結晶シリコン膜で形成された
制御電極８を堆積し、リソグラフィおよびドライエッチ
ング工程を経て制御電極・浮遊電極間キャパシタが形成
される。制御電極８は620℃でのモノシランSiH4とホス
フィンPH3を使ったCVD法により形成できる。この従来の
不揮発性記憶素子では、データ保持のための制御電極・
浮遊電極間の誘電体膜は、下部シリコン酸化膜２０／CV
D−シリコン窒化膜２１／上部シリコン酸化膜２２の三
層により構成されている。
【０００７】
【発明が解決しようとする課題】従来の不揮発性記憶素
子、例えばフラッシュメモリの浮遊電極・制御電極間の
誘電体膜には、シリコン酸化膜／CVD−シリコン窒化膜
／上部シリコン酸化膜の三層構造を使用しているので、
薄膜化することが困難であった。このため、フラッシュ
メモリの消去・書込み速度の低下を引き起こしていた。
この発明は上記のような問題点を同時に解消するために
なされたもので、半導体記憶装置、特にフラッシュメモ
リ等における消去・書込み速度を向上させる極薄の制御
電極・浮遊電極間誘電体膜を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明の請求項１にか
かる半導体記憶装置の製造方法は、二つの電極膜の間に
シリコン酸化膜／シリコン窒化膜の二層から成る誘電体
膜が配置されて形成されたキャパシタを有する半導体記
憶装置の製造方法であって、シリコン膜に対してNOガス
を用いた熱窒化を行って上記シリコン膜の上にシリコン
窒化膜を形成した後に、上記シリコン窒化膜の上にCVD
法によりシリコン酸化膜を積層して上記誘電体膜を形成
することを特徴とするものである。
【０００９】請求項２にかかる半導体記憶装置の製造方
法は、二つの電極膜の間にシリコン酸化膜／シリコン窒
化膜の二層から成る誘電体膜が配置されて形成されたキ
ャパシタを有する半導体記憶装置の製造方法であって、
シリコン膜の上にCVD法によりシリコン酸化膜を形成し
た後、NOガスを用いて熱窒化により上記シリコン膜（浮
遊電極）の上記シリコン酸化膜に接する境界面にシリコ
ン窒化膜を形成して上記誘電体膜を形成することを特徴
とするものである。
【００１０】請求項３にかかる半導体記憶装置の製造方
法は、二つの電極膜の間にシリコン酸化膜／シリコン窒
化膜の二層から成る誘電体膜が配置されて形成されたキ
ャパシタを有する半導体記憶装置の製造方法であって、
シリコン膜の上にドライ酸化法によりシリコン酸化膜を
形成した後に、NOガスを用いた熱窒化により上記シリコ
ン膜の上記シリコン酸化膜に接する境界面にシリコン窒
化膜を形成して上記誘電体膜を形成することを特徴とす
るものである。
【００１１】請求項４にかかる半導体記憶装置の製造方
法は、請求項１〜３のいずれかに記載の方法において、
上記シリコン膜としてリン添加非晶質シリコン膜を形成
することを特徴とするものである。
【００１２】請求項５にかかる半導体記憶装置の製造方
法は、請求項１又は２に記載の方法において、上記CVD
−シリコン酸化膜をさらに水蒸気雰囲気中でアニールし
て緻密なシリコン酸化膜にすることを特徴とするもので
ある。
【００１３】請求項６にかかる半導体記憶装置の製造方
法は、請求項３に記載の方法において、上記シリコン酸
化膜を水さらに蒸気雰囲気中でアニールして緻密なシリ
コン酸化膜とすることを特徴とするものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。なお、図中、同一または
相当部分には同一符号を付して、その説明を簡略化また
は省略することがある。 実施の形態１．図１は本発明による半導体記憶装置とし
て、フラッシュメモリのワード線方向から見たメモリセ
ル断面構造の一例を示している。図１において、１はシ
リコン基板、２は熱酸化法により形成したトンネル酸化
膜、３は隣接するメモリセル間を電気的に分離するため
の素子分離シリコン酸化膜、４はシリコン基板１にリン
や砒素等で形成したn型不純物層、５はリン添加多結晶
シリコンから成る浮遊電極、６はシリコン窒化膜層、７
はシリコン酸化膜、８はリン添加多結晶シリコンから成
る制御電極、９は隣接メモリセルの浮遊電極５および制
御電極８との電気的絶縁用シリコン酸化膜、１０は下層
金属配線、１１は隣り合う下層金属配線１０間のシリコ
ン酸化膜、１２は上層金属配線、１３は下層金属配線１
０と上層金属配線１２間のシリコン酸化膜である。この
実施の形態において、データ保持のための制御電極・浮
遊電極間の誘電体膜は、シリコン窒化膜層６とシリコン
酸化膜７の二層により構成されている。
【００１５】図２は本発明の実施の形態１による、フラ
ッシュメモリの制御電極・浮遊電極間キャパシタの製造
方法の一例を示す図で、ビット線方向から見た制御電極
・浮遊電極間のキャパシタ断面構造を示している。図２
（ａ）において、リン添加非晶質シリコン膜１４の堆積
を行う。ここで、１はシリコン基板、２はトンネル酸化
膜、３は素子分離シリコン酸化膜である。リン添加非晶
質シリコン膜１４は例えば、モノシランSiH4とホスフィ
ンPH3を用いた500〜550℃での熱CVD法により形成するこ
とができる。リン添加非晶質シリコン膜１４中のリン濃
度はモノシランSiH4とホスフィンPH3の流量比を変える
ことにより制御できる。
【００１６】図２（ｂ）において、図２（ａ）で堆積し
たリン添加非晶質シリコン膜１４をリソグラフィならび
にドライエッチング法を用いて、所望の形状に加工す
る。図２（ｃ）において、850〜1150℃のNOガスあるい
はNOガスを含む雰囲気中でのアニールを行う。このと
き、熱エネルギーによりリン添加非晶質シリコン膜１４
がリン添加多結晶シリコンから成る浮遊電極５に変化
し、さらにこの浮遊電極５上にシリコン窒化膜層６が形
成される。
【００１７】そして、図２（ｄ）において、700〜900℃
でのモノシランSiH4と亜酸化窒素N2Oまたはジクロール
シランSiH2Cl2と亜酸化窒素N2O等の熱CVD法によりCVD−
シリコン酸化膜１５を形成する。この次の図２（ｅ）に
おいて、水蒸気雰囲気中でCVD−シリコン酸化膜１５を
アニールすることで、緻密なシリコン酸化膜７を形成す
る。なお、この時にシリコン窒化膜層６が酸化剤の拡散
を抑制するため、浮遊電極５の酸化を防ぐ。
【００１８】最後の図２（ｆ）において、シリコン酸化
膜１７上にリン添加多結晶シリコン膜で形成された制御
電極８の順で堆積し、リソグラフィおよびドライエッチ
ング工程を経て制御電極・浮遊電極間キャパシタが形成
される。制御電極８は620℃でのモノシランSiH4とホス
フィンPH3を使ったCVD法により形成できる。なお、制御
電極・浮遊電極間の誘電体膜構造は従来技術と異なり、
シリコン窒化膜層６／シリコン酸化膜７の二層構造とな
る。
【００１９】以上説明したように、この実施の形態によ
れば、半導体記憶装置の制御電極・浮遊電極間で、浮遊
電極上面にNOガスを用いた熱窒化によりシリコン窒化膜
を形成した後に、CVD法によりシリコン酸化膜を形成す
る方法により、シリコン窒化層およびシリコン酸化膜の
二層からなる薄膜化した誘電体膜を形成でき、これによ
りフラッシュメモリなどの消去・書込み速度の高速化を
図ることができる。
【００２０】実施の形態２．図３は本発明の実施の形態
２による、フラッシュメモリの制御電極・浄遊電極間キ
ャパシタの製造方法の一例を示す図で、ビット線方何か
ら見た制御電極・浮遊電極間キャパシタ断面構造を示し
ている。製造方法について説明すると、先ず図３（ａ）
において、実施の形態１の図２（ａ）と同様に、、リン
添加非晶質シリコン膜１４の堆積を行う。ここで、１は
シリコン基板、２はトンネル酸化膜、３は素子分離シリ
コン酸化膜である。
【００２１】次に、図３（ｂ）において、リソグラフィ
およびドライエッチング技術によりリン添加非晶質シリ
コン膜１４を所望の形状に加工する。次に、３（ｃ）に
おいて、700〜900℃でのモノシランSiH4と亜酸化窒素N2
OまたはジクロールシランSiH2Cl2と亜酸化窒素N2O等の
熱CVD法によりCVD−シリコン酸化膜１５を形成する。こ
のとき、熱エネルギーによりリン添加非晶質シリコン膜
１４がリン添加多結晶シリコンから成る浮遊電極５に変
化する。
【００２２】そして、図３（ｄ）において、850〜1150
℃のNOガスあるいはNOガスを含む雰囲気中でのアニール
を行う。このとき、熱エネルギーにより浮遊電極５上に
シリコン窒化膜層６が形成され、CVD−シリコン酸化膜
１５がNO窒化処理されたCVD−シリコン酸化膜１７に変
化する。図３（ｅ）において、水蒸気雰囲気中でNO窒化
処理されたCVD−シリコン酸化膜１７をアニールするこ
とで、緻密なシリコン酸化膜７を形成する。なお、この
時にシリコン窒化膜層６が酸化剤の拡散を抑制するた
め、浮遊電極５の酸化を防ぐ。
【００２３】最後の図３（ｆ）において、シリコン酸化
膜７上にリン添加多結晶シリコン膜で形成された制御電
極８を堆積し、リソグラフィおよびドライエッチング工
程を経て制御電極・浮遊電極間キャパシタが形成され
る。制御電極８は620℃でのモノシランSiH4とホスフィ
ンPH3を使ったCVD法により形成できる。この実施の形態
において、制御電極・浮遊電極間の誘電体膜構造は従来
技術と異なり、シリコン窒化膜層６／シリコン酸化膜７
の二層構造となる。
【００２４】以上説明したように、この実施の形態によ
れば、半導体記憶装置の制御電極・浮遊電極間で、浮遊
電極上面にＣＶＤ法によりシリコン酸化膜を形成した後
に、NOガスを用いた熱窒化により浮遊電極上にシリコン
窒化膜を形成する方法により、シリコン窒化層およびシ
リコン酸化膜の二層からなる薄膜化した誘電体膜を形成
でき、これによりフラッシュメモリなどの消去・書込み
速度の高速化を図ることができる。
【００２５】実施の形態３．図４は本発明の実施の形態
３による、フラッシュメモリの制御電極・浮遊電極間キ
ャパシタの製造方法の一例を示す図で、ビット線方向か
ら見た制御電極・浮遊電極間キャパシタ断面構造を示し
ている。製造方法について説明すると、まず図４（ａ）
において、実施の形態１の図２（ａ）と同様の方法によ
り、リン添加非晶質シリコン膜１４の堆積を行う。ここ
で、１はシリコン基板、２はトンネル酸化膜、３は素子
分離シリコン酸化膜である。
【００２６】次に、図４（ｂ）において、リソグラフィ
およびドライエッチング技術によりリン添加非晶質シリ
コン膜１４を所望の形状に加工する。次に、図４（ｃ）
において、700〜1000℃でのドライ酸化雰囲気による酸
化法によりポリシリコン熱酸化膜１８を形成する。この
とき、熱エネルギーによりリン添加非晶質シリコン膜１
４がリン添加多結晶シリコンから成る浮遊電極５に変化
する。
【００２７】そして、図４（ｄ）において、850〜1150
℃のNOガスあるいはNOガスを含む雰囲気中でのアニール
を行う。このとき、熱エネルギーにより浮遊電極５上に
シリコン窒化膜層６が形成され、ポリ熱酸化膜１８がNO
窒化処理されたポリ熱酸化膜１９に変化する。次に、図
４（ｅ）において、水蒸気雰囲気中でNO窒化処理された
ポリ熱酸化膜１９をアニールすることで、緻密なシリコ
ン酸化膜７を形成する。なお、この時にシリコン窒化膜
層６が酸化剤の拡散を抑制するため、シリコン酸化膜７
の膜厚増加を防ぐ。
【００２８】最後の図４（ｆ）において、シリコン酸化
膜７上にリン添加多結晶シリコン膜で形成された制御電
極８を堆積し、リソグラフィおよびドライエッチング工
程を経て制御電極・浮遊電極間キャパシタが形成され
る。制御電極８は620℃でのモノシランSiH4とホスフィ
ンPH3を使ったCVD法により形成できる。この実施の形態
において、制御電極・浮遊電極間の誘電体膜構造は従来
技術と異なり、シリコン窒化膜層６／シリコン酸化膜７
の二層構造となる。
【００２９】以上説明したように、この実施の形態によ
れば、半導体記憶装置の制御電極・浮遊電極間で、浮遊
電極上面にドライ酸化法によりシリコン酸化膜を形成し
た後に、NOガスを用いた熱窒化により浮遊電極上にシリ
コン窒化膜を形成する方法により、シリコン窒化層およ
びシリコン酸化膜の二層からなる薄膜化した誘電体膜を
形成でき、これによりフラッシュメモリなどの消去・書
込み速度の高速化を図ることができる。
【００３０】
【発明の効果】以上説明したように本発明によれば、NO
ガスを用いた窒化処理により浮遊電極上面にシリコン窒
化層およびシリコン酸化膜の二層からなる誘電体膜を形
成し、誘電体膜の薄膜化を実現したので、フラッシュメ
モリなどの消去・書込み速度の高速化の効果がある。そ
の結果、フラッシュメモリなど導体記憶装置のより一層
の高信頼性の実現に寄与し、電子機器の発展に貢献でき
るものである。
【図面の簡単な説明】
【図１】 本発明の実施の形態による、フラッシュメモ
リのワード線方向から見たメモリセル部の断面構造を示
す図である。
【図２】 本発明の実施の形態１による半導体記憶装置
の製造方法を示す図で、NOガスを用いた熱窒化により浮
遊電極上にシリコン窒化膜を形成した後に、CVD法によ
りシリコン酸化膜を形成する手順から成る製造方法を示
す図である。
【図３】 本発明の実施の形態２による半導体記憶装置
の製造方法を示す図で、ＣＶＤ法によりシリコン酸化膜
を形成した後に、NOガスを用いた熱窒化により浮遊電極
上にシリコン窒化膜を形成する手順から成る製造方法を
示す図である。
【図４】 本発明の実施の形態３による半導体記憶装置
の製造方法を示す図で、ドライ酸化法によりシリコン酸
化膜を形成した後に、NOガスを用いた熱窒化により浮遊
電極上にシリコン窒化膜を形成する手順から成る製造方
法を示す図である。
【図５】 従来のフラッシュメモリのワード線方向から
見たメモリセル部の断面構造を示す図である。
【図６】 従来例フラッシュメモリの制御電極・浮遊電
極間キャパシタの製造方法を示す図である。
【符号の説明】
１ シリコン基板、 ２ トンネル酸化膜、 ３ 素子
分離シリコン酸化膜、４ n型不純物層、 ５ 浮遊電
極、 ６ シリコン窒化膜層、 ７ シリコン酸化膜、
８ 制御電極、 ９ シリコン酸化膜、 １０ 下層
金属配線、１１ シリコン酸化膜、 １２ 上層金属配
線、 １３ シリコン酸化膜、 １４ リン添加非晶質
シリコン膜、 １５ ＣＶＤ−シリコン酸化膜、 １７
シリコン酸化膜、 １８ ポリ熱酸化膜、 １９ ポ
リ熱酸化膜、 ２０ 下部シリコン酸化膜、 ２１ CV
D−シリコン窒化膜、 ２２ 上部シリコン酸化膜、２
３ 上部CVD−シリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/318 Ｈ０１Ｌ 27/10 ４３４ 27/115 Ｆターム(参考） 5F001 AA01 AA25 AA43 AA63 AB08 AD12 AE02 AE08 AF05 AF10 AG02 AG10 AG21 AG23 AG30 5F058 BA20 BB04 BB10 BC01 BC02 BD01 BD02 BD03 BD04 BD09 BD10 BF01 BF02 BF21 BF22 BF23 BF24 BF29 BF30 BF31 BF33 BF37 BF51 BF52 BF53 BF55 BF56 BF61 BF62 BF64 BH01 BH02 BH03 BH04 BH07 BJ01 BJ10 5F083 EP02 EP23 EP54 EP55 EP56 EP57 ER22 GA01 GA30 JA04 JA33 NA02 PR12 PR15 PR21 PR33

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 二つの電極膜の間にシリコン酸化膜／シ
    リコン窒化膜の二層から成る誘電体膜が配置されて形成
    されたキャパシタを有する半導体記憶装置の製造方法で
    あって、 シリコン膜に対してNOガスを用いた熱窒化を行って上記
    シリコン膜の上にシリコン窒化膜を形成した後に、上記
    シリコン窒化膜の上にCVD法によりシリコン酸化膜を積
    層して上記誘電体膜を形成することを特徴とする半導体
    記憶装置の製造方法。
  2. 【請求項２】 二つの電極膜の間にシリコン酸化膜／シ
    リコン窒化膜の二層から成る誘電体膜が配置されて形成
    されたキャパシタを有する半導体記憶装置の製造方法で
    あって、 シリコン膜の上にCVD法によりシリコン酸化膜を形成し
    た後、NOガスを用いて熱窒化により上記シリコン膜（浮
    遊電極）の上記シリコン酸化膜に接する境界面にシリコ
    ン窒化膜を形成して上記誘電体膜を形成することを特徴
    とする半導体記憶装置の製造方法。
  3. 【請求項３】 二つの電極膜の間にシリコン酸化膜／シ
    リコン窒化膜の二層から成る誘電体膜が配置されて形成
    されたキャパシタを有する半導体記憶装置の製造方法で
    あって、 シリコン膜の上にドライ酸化法によりシリコン酸化膜を
    形成した後に、NOガスを用いた熱窒化により上記シリコ
    ン膜の上記シリコン酸化膜に接する境界面にシリコン窒
    化膜を形成して上記誘電体膜を形成することを特徴とす
    る半導体記憶装置の製造方法。
  4. 【請求項４】 上記シリコン膜としてリン添加非晶質シ
    リコン膜を形成することを特徴とする請求項１〜３のい
    ずれかに記載の半導体記憶装置の製造方法。
  5. 【請求項５】 上記CVD−シリコン酸化膜をさらに水蒸
    気雰囲気中でアニールして緻密なシリコン酸化膜にする
    ことを特徴とする請求項１又は２に記載の半導体記憶装
    置の製造方法。
  6. 【請求項６】 上記シリコン酸化膜を水さらに蒸気雰囲
    気中でアニールして緻密なシリコン酸化膜とすることを
    特徴とする請求項３に記載の半導体記憶装置の製造方
    法。
JP11156424A 1999-06-03 1999-06-03 半導体装置の製造方法 Withdrawn JP2000349175A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP11156424A JP2000349175A (ja) 1999-06-03 1999-06-03 半導体装置の製造方法
US09/440,701 US6344394B1 (en) 1999-06-03 1999-11-16 Method of manufacturing a semiconductor memory device having a capacitor with improved dielectric layer
DE60000526T DE60000526T2 (de) 1999-06-03 2000-05-17 Herstellungsverfahren eines Halbleiterspeichers mit Kondensator
EP00110523A EP1058298B1 (en) 1999-06-03 2000-05-17 Method of manufacturing a semiconductor memory device having a capacitor
KR10-2000-0027263A KR100373675B1 (ko) 1999-06-03 2000-05-20 반도체 장치의 제조 방법
US10/059,122 US6448189B1 (en) 1999-06-03 2002-01-31 Method of manufacturing a semiconductor memory device having a capacitor with improved dielectric layer
US10/216,731 US6605503B2 (en) 1999-06-03 2002-08-13 Method of manufacturing a semiconductor memory device having a capacitor with improved dielectric layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11156424A JP2000349175A (ja) 1999-06-03 1999-06-03 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2000349175A true JP2000349175A (ja) 2000-12-15

Family

ID=15627455

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11156424A Withdrawn JP2000349175A (ja) 1999-06-03 1999-06-03 半導体装置の製造方法

Country Status (5)

Country Link
US (3) US6344394B1 (ja)
EP (1) EP1058298B1 (ja)
JP (1) JP2000349175A (ja)
KR (1) KR100373675B1 (ja)
DE (1) DE60000526T2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349175A (ja) * 1999-06-03 2000-12-15 Mitsubishi Electric Corp 半導体装置の製造方法
US20020084482A1 (en) * 2000-12-31 2002-07-04 Cetin Kaya Scalable dielectric
JP2003068893A (ja) * 2001-08-28 2003-03-07 Hitachi Ltd 不揮発性記憶素子及び半導体集積回路
JP2003309194A (ja) * 2002-04-18 2003-10-31 Nec Electronics Corp 半導体記憶装置とその製造方法
KR100480914B1 (ko) * 2002-08-05 2005-04-07 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR100537277B1 (ko) * 2002-11-27 2005-12-19 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100541675B1 (ko) * 2003-04-30 2006-01-11 주식회사 하이닉스반도체 유전막 형성 방법
US6962728B2 (en) * 2003-05-16 2005-11-08 Macronix International Co., Ltd. Method for forming ONO top oxide in NROM structure

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4774197A (en) * 1986-06-17 1988-09-27 Advanced Micro Devices, Inc. Method of improving silicon dioxide
US5304829A (en) 1989-01-17 1994-04-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor device
JP2761685B2 (ja) * 1991-10-17 1998-06-04 三菱電機株式会社 半導体装置の製造方法
EP0571692B1 (en) 1992-05-27 1998-07-22 STMicroelectronics S.r.l. EPROM cell with a readily scalable down interpoly dielectric
JP2576406B2 (ja) 1994-05-25 1997-01-29 日本電気株式会社 不揮発性メモリ装置およびその製造方法
JP2901493B2 (ja) * 1994-06-27 1999-06-07 日本電気株式会社 半導体記憶装置及びその製造方法
JP3600326B2 (ja) * 1994-09-29 2004-12-15 旺宏電子股▲ふん▼有限公司 不揮発性半導体メモリ装置およびその製造方法
EP0751560B1 (en) * 1995-06-30 2002-11-27 STMicroelectronics S.r.l. Process for forming an integrated circuit comprising non-volatile memory cells and side transistors of at least two different types, and corresponding IC
JPH09205155A (ja) 1996-01-25 1997-08-05 Sony Corp 半導体記憶装置の製造方法
JP3548834B2 (ja) * 1996-09-04 2004-07-28 沖電気工業株式会社 不揮発性半導体メモリの製造方法
US5780341A (en) * 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
US6133093A (en) * 1998-01-30 2000-10-17 Motorola, Inc. Method for forming an integrated circuit
US6204142B1 (en) * 1998-08-24 2001-03-20 Micron Technology, Inc. Methods to form electronic devices
US6114258A (en) * 1998-10-19 2000-09-05 Applied Materials, Inc. Method of oxidizing a substrate in the presence of nitride and oxynitride films
US6171900B1 (en) * 1999-04-15 2001-01-09 Taiwan Semiconductor Manufacturing Company CVD Ta2O5/oxynitride stacked gate insulator with TiN gate electrode for sub-quarter micron MOSFET
JP2000349175A (ja) * 1999-06-03 2000-12-15 Mitsubishi Electric Corp 半導体装置の製造方法
US6248628B1 (en) * 1999-10-25 2001-06-19 Advanced Micro Devices Method of fabricating an ONO dielectric by nitridation for MNOS memory cells

Also Published As

Publication number Publication date
US6344394B1 (en) 2002-02-05
US6605503B2 (en) 2003-08-12
KR20010014955A (ko) 2001-02-26
DE60000526T2 (de) 2003-05-08
US6448189B1 (en) 2002-09-10
US20020197791A1 (en) 2002-12-26
EP1058298B1 (en) 2002-10-02
KR100373675B1 (ko) 2003-02-26
EP1058298A1 (en) 2000-12-06
US20020090782A1 (en) 2002-07-11
DE60000526D1 (de) 2002-11-07

Similar Documents

Publication Publication Date Title
JP2761685B2 (ja) 半導体装置の製造方法
JPH10135207A (ja) Ｎ２ｏガスを用いた薄膜形成方法
US20030235962A1 (en) Method of manufacturing a semiconductor integrated circuit device
JP2817645B2 (ja) 半導体装置の製造方法
JP2000349175A (ja) 半導体装置の製造方法
JPH1032313A (ja) 半導体装置とその製造方法
JPH11261031A (ja) 集積回路内における拡散放出を減少する方法及びコンデンサ装置
JP2003282748A (ja) 不揮発性半導体記憶装置およびその製造方法
JPH09232527A (ja) 強誘電体メモリ装置及びその製造方法
JP2004214608A (ja) 半導体素子の製造方法
JP2002016152A (ja) 半導体装置の製造方法
US6054360A (en) Method of manufacturing a semiconductor memory device with a stacked capacitor wherein an electrode of the capacitor is shaped using a high melting point metal film
TW492055B (en) Semiconductor device and method of manufacturing the same
JPH01265556A (ja) 半導体記憶装置及びその製造方法
JP2000353796A (ja) 半導体装置およびその製造方法
KR100550636B1 (ko) 반도체 소자의 고유전체 캐패시터 형성방법
JPS6185857A (ja) 半導体メモリ素子の製造方法
JPH05190769A (ja) 半導体素子製造方法
JPH06295880A (ja) 半導体装置の製造方法
JPH0669518A (ja) 半導体装置の製造方法
JPH0448649A (ja) 半導体装置の製造方法
KR20010001594A (ko) 텅스텐 실리사이드 하부전극을 갖는 캐패시터 형성 방법
JP2000101038A (ja) 半導体装置の製造方法
JPH02263461A (ja) 半導体集積回路装置の製造方法
JPH11195752A (ja) キャパシタ及びその製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060905