KR20010001594A - 텅스텐 실리사이드 하부전극을 갖는 캐패시터 형성 방법 - Google Patents
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Abstract
본 발명은 층덮힘 및 내산화 특성이 양호한 텅스텐 실리사이드 하부전극을 갖는 캐패시터 제조 방법에 관한 것으로, 하부전극 형성 공정으로서 먼저 폴리실리콘막을 증착하고, 화학기상증착 방법으로 층덮힘 특성이 우수한 텅스텐막을 형성하고, 이후 열처리 공정을 실시하여 텅스텐막과 폴리실리콘막을 반응시켜 텅스텐 실리사이드를 형성한다. 이와 같이 형성된 텅스텐 실리사이드는 전기 전도도 등은 텅스텐 보다 조금 떨어지지만 내산화성이 우수하여 Ta2O5등의 후속 열공정에서도 산화되지 않아 매우 적당하다.
Description
본 발명은 반도체 메모리 소자 제조 방법에 관한 것으로, 특히 텅스텐 실리사이드 하부전극을 구비하는 캐패시터 제조 방법에 관한 것이다.
현재 반도체 메모리소자는 크게 리드/라이트(read/write) 메모리와 리드전용메모리(ROM)로 구분할 수 있다. 특히 리드/라이트 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(static RAM)으로 나뉘어진다. DRAM은 1개의 트랜지스터(transistor)와 1개의 캐패시터가 단위 셀(unit cell)을 이루어 집적도에서 가장 앞서고 있는 소자이다.
한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 현재에는 256Mb(mega bit) 및 1Gb(giga bit) DRAM에 대한 연구에 많은 진전을 보이고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 256Mb의 경우 0.5 ㎛2로서, 이 경우 셀을 구성하는 캐패시터의 면적은 0.3 ㎛2이하로 작아져야 한다.
전술한 이유로 256Mb 급 이상의 고집적 소자에서는 종래의 반도체 공정에서 사용되는 기술의 한계가 보이기 시작하고 있다. 즉, 64Mb DRAM에서 지금까지 사용된 SiO2/Si3N4등의 유전재료를 사용하여 캐패시터를 제조할 경우 필요한 캐패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 캐패시터가 차지하는 면적은 일정 크기 이상이 되어야 한다. 이에 따라 캐패시터의 전하저장전극 표면적을 증가시키기 위해서 스택 캐패시터 구조, 트렌치형 캐패시터 구조 또는 반구형 폴리실리콘막을 형성하는 등 여러 가지 기술이 제안된바 있다.
이와 같이 256Mb급 이상의 소자에서는 유전율이 낮은 SiO2/Si3N4계 유전물질로는 캐패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 캐패시터의 단면적을 늘이기 위해 전극 구조를 더 복잡하게 만드는 경우 공정 과정이 너무 복잡하여 제조 단가의 상승과 수율이 떨어지는 등의 문제점이 많다. 그러므로, 캐패시터를 3차원적 입체구조로 형성하여 캐패시터의 단면적을 증가시켜 캐패시턴스를 충족시키는 방법은 256Mb급 이상의 DRAM에 적용시키기에는 매우 어렵다.
전술한 문제점을 해결하기 위해서, 유전상수가 25 정도인 Ta2O5를 유전막으로 이용한다. Ta2O5막은 열적 화학적 안정성과 화학기상증착에 의한 층덮힘성이 우수하므로 종래의 NO 또는 ONO의 유전재료를 대체할 유망한 재료이다. Ta2O5막의 하부전극으로는 질소분위기에서 급속열처리(RTN)된 폴리실리콘을 사용하고, 상부전극으로는 주로 TiN막을 사용하여 MIS(metal insulator silicon) 구조가 이루어지도록 한다.
그러나, 금속 하부전극은 내산화성이 취약하므로 Ta2O5막의 증착과 결정화를 위하여 실시되는 O2또는 N2O 분위기의 후속 열공정 동안에 산화되어 전극 특성을 상실하게 되고 신뢰성 있는 캐패시터의 형성이 불가능하다. 따라서, MIM(metal-insulator-metal) 구조의 캐패시터를 형성하기 위하여 Ta2O5막 후속 공정을 변형하는 연구와 함께 하부전극으로서 내산화성이 뛰어난 재료의 개발의 확보가 필요하다.
현재 전극 재료로 연구되고 있는 Pt, RuO2는 화학적 안정성이 매우 뛰어나기 때문에 유전층과의 계면 특성이 우수한 반면, 식각이 매우 어려우며 화학기상증착이 어려워 층덮힘 특성이 양호하지 못하다. 전극 재료로서 스퍼터링 방법으로 형성되는 TiN막을 이용하는 경우는 유전층과의 계면 안정성 및 층덮힘이 불량하다.
기대되는 하부전극 물질의 하나로서 텅스텐 실리사이드(WSix)가 있다. WSix박막은 주로 WF6, SiH4, Si2H6등을 반응시켜 형성하는데, 이와 같은 방법으로 형성된 WSix막은 층덮힘(step coverage) 특성이 우수하지 못하여 고집적 소자의 캐패시터 구조에 적용하기 어려운 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 층덮힘 특성이 양호하며 내산화성이 양호한 텅스텐 실리사이드 하부전극을 갖는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도1 내지 도6은 본 발명의 일실시예에 따른 반도체 메모리 소자 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
3: 콘택 플러그 4: 식각장벽층
5: 희생막 6: 개구부
7: 폴리실리콘막 8: 텅스텐막
9: 텅스텐 실리사이드 하부전극 10: 유전막
11: 상부전극
상기와 같은 목적을 달성하기 위한 본 발명은 기판 상에 화학기상증착법으로 폴리실리콘막을 형성하는 제1 단계; 화학기상증착법으로 상기 폴리실리콘막 상에 텅스텐막을 형성하는 제2 단계; 상기 폴리실리콘막 및 상기 텅스텐막으로 열처리하여 텅스텐 실리사이드 하부전극을 형성하는 제3 단계; 상기 텅스텐 실리사이드 하부전극 상에 유전막을 형성하는 제4 단계; 및 상기 유전막 상에 상부전극을 형성하는 제5 단계를 포함하는 캐패시터 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상의 층간절연막을 통하여 상기 반도체 기판과 연결되는 콘택 플러그 형성이 완료된 전체 구조 상에 희생막을 형성하는 제1 단계; 상기 희생막을 선택적으로 식각하여 상기 콘택플러그를 노출시키는 개구부를 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 화학기상증착법으로 폴리실리콘막을 형성하는 제3 단계; 화학기상증착법으로 상기 폴리실리콘막 상에 텅스텐막을 형성하는 제4 단계; 상기 폴리실리콘막 및 상기 텅스텐막으로 열처리하여 텅스텐 실리사이드를 형성하는 제5 단계; 상기 희생막이 노출될 때까지 상기 텅스텐 실리사이드를 화학기계적 연마하여 텅스텐실리사이드 하부전극 패턴을 형성하는 제6 단계; 상기 희생막을 제거하는 제7 단계; 상기 텅스텐 실리사이드 하부전극 상에 유전막을 형성하는 제8 단계; 및 상기 유전막 상에 상부전극을 형성하는 제9 단계를 포함하는 캐패시터 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상의 층간절연막을 통하여 상기 반도체 기판과 연결되는 콘택 플러그 형성이 완료된 전체 구조 상에 희생막을 형성하는 제1 단계; 상기 희생막을 선택적으로 식각하여 상기 콘택플러그를 노출시키는 개구부를 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 화학기상증착법으로 폴리실리콘막을 형성하는 제3 단계; 상기 희생막이 노출될 때까지 상기 폴리실리콘막을 화학기계적 연마하여 폴리실리콘 하부전극 패턴을 형성하는 제4 단계; 상기 희생막을 제거하는 제5 단계; 화학기상증착법으로 상기 폴리실리콘 하부전극 패턴 상에 텅스텐막을 형성하는 제6 단계; 상기 폴리실리콘막 및 상기 텅스텐막을 열처리하여 텅스텐 실리사이드를 형성하는 제7 단계; 상기 텅스텐 실리사이드 하부전극 상에 유전막을 형성하는 제8 단계; 및 상기 유전막 상에 상부전극을 형성하는 제9 단계를 포함하는 캐패시터 제조 방법을 제공한다.
본 발명은 소정의 공정을 거친 반도체 소자의 하부전극 형성 공정으로서 먼저 폴리실리콘(poly silicon)막을 증착하고, 화학기상증착(chemical vapor deposition) 방법으로 층덮힘 특성이 우수한 텅스텐막을 형성하고, 이후 열처리 공정을 실시하여 텅스텐막과 폴리실리콘막을 반응시켜 텅스텐 실리사이드(WSix)를 형성한다. 이와 같이 형성된 텅스텐 실리사이드는 전기전도도 등은 텅스텐 보다 조금 떨어지지만 내산화성이 우수하여 Ta2O5등의 후속 열공정에서도 산화되지 않아 매우 적당하다. 이후, Ta2O5막 증착과 후속 공정 그리고 금속 상부전극 형성 공정을 진행하여 캐패시터를 형성한다.
이하 첨부된 도면 도1 내지 도6을 참조하여 본 발명의 일실시예에 따른 반도체 메모리 소자 제조 방법을 상세히 설명한다.
먼저, 도1에 도시한 바와 같이 반도체 기판(1) 상부에 형성된 층간절연막(2)을 선택적으로 식각하여 콘택홀을 형성한 다음, 상기 콘택홀 내부에 폴리실리콘, 텅스텐 또는 TiN 등으로 콘택 플러그(plug)(3)를 형성한다.
다음으로, 도2에 도시한 바와 같이 상기 플러그(3) 형성이 완료된 전체 구조 상에 식각장벽층(4) 및 희생막(5)을 형성한다. 본 발명의 일실시예에서 상기 희생막(5)을 절연막으로 형성한다.
다음으로, 도3에 도시한 바와 같이 상기 희생막(5) 및 상기 식각장벽층(4)을 선택적으로 식각하여 상기 콘택 플러그(3) 및 그 주변의 상기 층간절연막(2)을 노출시키는 개구부(6)를 형성한다.
다음으로, 도4에 도시한 바와 같이 개구부(6) 형성이 완료된 전체 구조 상에 화학기상증착법(CVD)으로 폴리실리콘막(7)을 형성하고, WF6환원반응을 이용한 화학기상증착법으로 100 Å 내지 10000 Å 두께의 텅스텐막(8)을 차례로 증착한다. 이때, 우수한 전도도를 확보하기 위하여 폴리실리콘막(7) 내에 인(P) 또는 비소(As)를 도핑하여 형성하고, 텅스텐막(8)의 두께는 폴리실리콘막(7) 두께의 1/2이 넘지 않도록 하여 이후 WSi2보다 실리콘이 많은(Si-rich) 텅스텐 실리사이드가 형성되도록 한다.
텅스텐은 비저항이 10 Ω·㎝로 정도로 매우 낮고 Ta2O5막과의 일함수(work function) 차이도 폴리실리콘은 물론 다른 금속전극으로 이용이 기대되는 TiN 등에 비해 크기 때문에 큰 유전용량에도 낮은 누설전류를 가질 수 있는 장점이 있으나, 내산화성에 문제가 있기 때문에 O2또는 N2O 분위기에서 진행하는 Ta2O5막 후속 열공정에 견디지 못하는 문제가 있다. 이에 따라 열처리 후 WSi2이외에 텅스텐이 존재하면 후속되는 Ta2O5등의 유전막 증착과 열처리 과정에서 텅스텐이 산화되어 캐패시터 특성을 악화시킬 수 있으므로, 텅스텐막(8)의 두께는 폴리실리콘막 두께의 1/2 이상이 되지 않도록 한다.
이어서, 도5에 도시한 바와 같이 300 ℃ 내지 800 ℃ 온도에서 열처리 공정을 실시하여 폴리실리콘막(7)과 텅스텐막(8)을 반응시켜 150 Å 내지 10000 Å 두께의 텅스텐 실리사이드(WSix)를 형성하고, 희생막(5)이 노출될 때까지 텅스텐 실리사이드를 화학기계적 연마(chemical mechanical polishing)하여 텅스텐 실리사이드 하부전극(9)을 형성한다.
다음으로, 도6에 도시한 바와 같이 희생막(5)을 제거하고, 텅스텐 실리사이드(9)로 이루어지는 하부전극 상에 Ta2O5또는 BST(Ba1-xSrx)TiO3(여기서 x는 0 〈 x 〈 1)으로 유전막(10)을 형성하고, O2또는 N2O 분위기에서 열처리하거나 플라즈마 처리를 실시한 다음, 유전막(10) 상에 TiN, W, Pt 또는 WSix로 상부전극(11)을 형성한다. 이후, 캐패시터 패턴 형성을 위한 마스크 공정 및 식각 공정을 실시할 수도 있다.
이하, 본 발명의 다른 실시예에에 따른 캐패시터 제조 방법을 설명한다.
먼저, 반도체 기판 상의 층간절연막을 통하여 반도체 기판과 연결되는 콘택 플러그 형성이 완료된 전체 구조 상에 희생막을 형성하고 희생막을 선택적으로 식각하여 콘택플러그를 노출시키는 개구부를 형성한다.
이어서, 전체 구조 상에 화학기상증착법으로 폴리실리콘막을 형성하고, 희 생막이 노출될 때까지 폴리실리콘막을 화학기계적 연마하여 폴리실리콘 하부전극 패턴을 형성한다.
다음으로, 희생막을 제거하고 화학기상증착법으로 폴리실리콘 하부전극 패턴 상에 텅스텐막을 형성하고, 폴리실리콘막 및 텅스텐막을 열처리하여 텅스텐 실리사이드를 형성한 다음, 텅스텐 실리사이드 하부전극 상에 Ta2O5또는 BST(Ba1-xSrx)TiO3(여기서 x는 0 〈 x 〈 1)으로 유전막을 형성하고, O2또는 N2O 분위기에서 열처리하거나 플라즈마 처리를 실시한 다음, 유전막 상에 상부전극을 형성한다.
전술한 본 발명의 일실시예 및 다른 실시예에서 하부전극은 평판 구조, 실린더 또는 반구형 폴리실리콘 결정립 형상을 갖는 MPS(metastable poly silicon) 구조로 형성할 수도 있다. 또한, 상기 유전막은 PZT(Pb(ZrxTi1-x)O3)(여기서 x는 0 〈 x 〈 1) 또는 SrBi2Ta2O9, 등과 같은 Y1 계열의 유전막으로도 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 텅스텐 실리사이드로 하부전극을 형성함으로써 반응성 이온식각(reactive ion etching, RIE) 문제가 없으며 층덮힘 특성이 우수할 뿐만 아니라 유전층과의 계면을 안정적으로 유지할 수 있다. 따라서, 고유전 물질을 사용한 반도체 소자의 신뢰성을 향상시킬 수 있으며 공정 단계의 축소 및 공정의 단순화에 기인한 제조 원가의 감소 효과를 얻을 수 있다.
다른 전극 재료보다 일함수 및 전기전도도 면에서 우수한 전극 특성을 갖는 텅스텐 실리사이드를 전극으로 사용함에 따라 저장능력과 동작 속도를 향상시킬 수 있으며, 화학기상증착 방법으로 형성한 폴리실리콘과 WF6환원반응을 이용한 화학기상증착법으로 형성한 텅스텐막은 100 %에 가까운 층덮힘성을 나타내기 때문에 이 물질을 반응시켜 형성한 텅스텐 실리사이드막 역시 100 %에 가까운 층덮힘성을 얻을 수 있어 실린더, 트렌치 구조 또는 반구형 폴리실리콘 결정립 형상을 갖는 MPS(metastable poly silicon) 구조 등과 같은 복잡한 캐패시터 구조에서도 뛰어난 도포성을 나타내며 캐패시터의 전하저장 면적을 최대로 할 수 있기 때문에 캐패시턴스를 보다 증대시킬 수 있다. 텅스텐 실리사이드막은 종래의 금속배선에 많이 사용되던 박막이므로 건식식각 및 화학기계적 연마 공정 적용에도 문제가 없어 후속 공정의 제약을 상당히 감소시킬 수 있다.
Claims (12)
- 캐패시터 제조 방법에 있어서,기판 상에 화학기상증착법으로 폴리실리콘막을 형성하는 제1 단계;화학기상증착법으로 상기 폴리실리콘막 상에 텅스텐막을 형성하는 제2 단계;상기 폴리실리콘막 및 상기 텅스텐막으로 열처리하여 텅스텐 실리사이드 하부전극을 형성하는 제3 단계;상기 텅스텐 실리사이드 하부전극 상에 유전막을 형성하는 제4 단계; 및상기 유전막 상에 상부전극을 형성하는 제5 단계를 포함하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제3 단계에서,상기 텅스텐막의 두께를 상기 폴리실리콘막 두께의 1/2이 넘지 않도록 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 유전막을,Ta2O5, (Ba1-xSrx)TiO3, (Pb(ZrxTi1-x)O3및 SrBi2Ta2O9중 어느 하나로 형성하며, 상기 x는 0 〈 x 〈 1인 것을 특징으로 하는 캐패시터 제조 방법.
- 제 3 항에 있어서,상기 제4 단계 후,O2또는 N2O 분위기에서 열처리하는 단계 또는플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
- 캐패시터 제조 방법에 있어서,반도체 기판 상의 층간절연막을 통하여 상기 반도체 기판과 연결되는 콘택 플러그 형성이 완료된 전체 구조 상에 희생막을 형성하는 제1 단계;상기 희생막을 선택적으로 식각하여 상기 콘택플러그를 노출시키는 개구부를 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 화학기상증착법으로 폴리실리콘막을 형성하는 제3 단계;화학기상증착법으로 상기 폴리실리콘막 상에 텅스텐막을 형성하는 제4 단계;상기 폴리실리콘막 및 상기 텅스텐막으로 열처리하여 텅스텐 실리사이드를 형성하는 제5 단계;상기 희생막이 노출될 때까지 상기 텅스텐 실리사이드를 화학기계적 연마하여 텅스텐실리사이드 하부전극 패턴을 형성하는 제6 단계;상기 희생막을 제거하는 제7 단계;상기 텅스텐 실리사이드 하부전극 상에 유전막을 형성하는 제8 단계; 및상기 유전막 상에 상부전극을 형성하는 제9 단계를 포함하는 캐패시터 제조 방법.
- 제 5 항에 있어서,상기 제4 단계에서,상기 텅스텐막의 두께를 상기 폴리실리콘막 두께의 1/2이 넘지 않도록 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 5 항 또는 제 6 항에 있어서,상기 유전막을,Ta2O5, (Ba1-xSrx)TiO3, (Pb(ZrxTi1-x)O3및 SrBi2Ta2O9중 어느 하나로 형성하며, 상기 x는 0 〈 x 〈 1인 것을 특징으로 하는 캐패시터 제조 방법.
- 제 7 항에 있어서,상기 제8 단계 후,O2또는 N2O 분위기에서 열처리하는 단계 또는플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
- 캐패시터 제조 방법에 있어서,반도체 기판 상의 층간절연막을 통하여 상기 반도체 기판과 연결되는 콘택 플러그 형성이 완료된 전체 구조 상에 희생막을 형성하는 제1 단계;상기 희생막을 선택적으로 식각하여 상기 콘택플러그를 노출시키는 개구부를 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 화학기상증착법으로 폴리실리콘막을 형성하는 제3 단계;상기 희생막이 노출될 때까지 상기 폴리실리콘막을 화학기계적 연마하여 폴리실리콘 하부전극 패턴을 형성하는 제4 단계;상기 희생막을 제거하는 제5 단계;화학기상증착법으로 상기 폴리실리콘 하부전극 패턴 상에 텅스텐막을 형성하는 제6 단계;상기 폴리실리콘막 및 상기 텅스텐막을 열처리하여 텅스텐 실리사이드를 형성하는 제7 단계;상기 텅스텐 실리사이드 하부전극 상에 유전막을 형성하는 제8 단계; 및상기 유전막 상에 상부전극을 형성하는 제9 단계를 포함하는 캐패시터 제조 방법.
- 제 9 항에 있어서,상기 제6 단계에서,상기 텅스텐막의 두께를 상기 폴리실리콘막 두께의 1/2이 넘지 않도록 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 9 항 또는 제 10 항에 있어서,상기 유전막을,Ta2O5, (Ba1-xSrx)TiO3, (Pb(ZrxTi1-x)O3및 SrBi2Ta2O9중 어느 하나로 형성하며, 상기 x는 0 〈 x 〈 1인 것을 특징으로 하는 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 제8 단계 후,O2또는 N2O 분위기에서 열처리하는 단계 또는플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
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|---|---|---|---|---|
| KR100505413B1 (ko) * | 2002-06-28 | 2005-08-04 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
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