KR100230355B1 - 실리사이드막을 전극으로 이용한 커패시터 및 그 제조방법 - Google Patents

Abstract

실리사이드(silicide)막을 전극으로 이용한 커패시터 및 그 제조방법에 관하여 개시한다. 본 발명은 반도체 기판에 전기적으로 연결된 스토리지 전극과, 상기 스토리지 전극 위에 형성된 탄탈륨 산화막과, 상기 탄탈륨 산화막 위에 형성되고 TiN·MoN·WN 또는 TaN으로 이루어진 질화 금속막 및 상기 질화 금속막 위에 형성된 텅스텐 실리사이드막으로 이루어진 플레이트 전극을 구비한다. 그런데, 본 발명에서 사용된 상기 텅스텐 실리사이드막은 피복 특성이 우수하고, 상기 탄탈륨 산화막 위에 증착된 상기 TiN 막이 얇은 부분에서 상기 탄탈륨 산화막과 텅스텐 실리사이드막이 만나게 되더라도 상기 탄탈륨 산화막 내의 산소의 농도가 별로 감소되지 않는다. 따라서, 상기 탄탈륨 산화막은 우수한 유전체막의 특성을 유지할 수 있다.

Description

실리사이드막을 전극으로 이용한 커패시터 및 그 제조방법

제1도는 탄탈륨 산화막을 사용한 종래의 커패시터를 보여주는 단면도이다.

제2도는 본 발명에 따라 타탈륨 산화막을 사용한 커패시터를 보여주는 단면도이다.

제3(a)도 내지 제3(d)도는 본 발명에 의한 커패시터의 제조방법을 보여주는 단면도들이다.

* 도면의 주요부분에 대한 부호의 설명

21 : p형 반도체 기판 23 : n⁺확산 영역

25 : 접촉창 27 : 층간 절연막

29 : 스토리지 전극 31 : 탄탈륨 산화막

33 : TiN 막 35 : 텅스텐 실리사이드막

본 발명은 반도체 장치의 커패시터에 관한 것으로, 특히 실리사이드(silicide)막을 전극으로 이용한 커패시터 및 그 제조방법에 관한 것이다.

반도체 제조 기술의 발달과 응용 분야의 확장에 따라 대용량의 반도체 메모리 장치의 개발이 진척되고 있으며, 반도체 장치의 고집적화에 따라 단위 메모리 셀의 면적은 감소하고 셀 정전 용량도 감소하고 있다.

특히 정보의 저장 수단으로 커패시터를 사용하고 이에 연결된 제어 가능한 신호 전달의 수단인 스위칭 트랜지스터로 구성된 DRAM(Dynamic Random Access Memory, 이하 'DRAM'으로 부른다)에 있어서, 단위 메모리 셀의 면적 감소에 따라서 커패시터의 정전 용량이 줄어들어 메모리 셀의 독출(readout) 능력을 저하시키고 소프트 에러를 증가시키므로 반도체 메모리 장치의 고집적화를 위해서는 반드시 정전 용량을 증가시켜야 한다.

메모리 셀에서 커패시터의 기본 구조는 스토리지(storage) 전극과 유전체막 그리고 플레이트(plate) 전극으로 구성된다. 작은 면적 내에서 보다 큰 정전 용량을 얻기 위해서, 유전체막의 두께를 얇게 허거나, 3차원적인 커패시터 구조를 통하여 유효 면적을 증가시키거나, 유전율이 큰 물질을 사용하는 방법 등이 다각도에서 연구되어 왔다.

첫째로 유전체막의 두께를 얇게 하는 방법의 제한 조건은 유전체막의 누설 전류와 파괴 전압으로, 주어진 유전체막의 두께에서, 누설 전류가 적어지면 적어질수록, 파괴 전압이 커지면 커질수록 좋은 유전체가 된다. 그러나 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러-노드하임(Fowler-Nordheim) 터널링에 의하여 누설 전류가 증가하여 신뢰성이 저하되므로 반도체 메모리 장치에 적용하기 어렵다.

둘째로 커패시터의 유효 면적을 증가시키기 위하여 3차원 구조를 이용하여 스토리지 전극의 표면적을 증가시키는 방법이 사용되어 왔으나, 반도체 장치의 고집적화에 따라 점점 구조가 복잡해져서 제조방법이 어려워지고 있다.

셋째 방법은 높은 유전율을 가지는 물질을 커패시터의 유전체막으로 사용하는 것으로 좁은 면적에서 충분한 정전 용량을 확보하고, 유전체막의 두께를 충분히 크게 할 수 있다는 장점을 가지고 있다.

높은 유전율을 가지는 유전체로는 삼산화 티타스트론튬(SrTi03), 삼산화 티타스트론튬 바륨((BaSr)TiO₃), 탄탈륨 산화막(Ta₂O₅) 등이 있다. 특히 큰 애스펙트 비(aspect ratio)를 갖는 3차원 메모리 셀 구조에 있어서, 우수한 피복 특성을 가지는 탄탈륨 산화막을 DRAM의 커패시터에 실용화시키기 위한 노력이 계속되고 있다. 그러나, 여러 가지 문제점이 남아 있으며 특히, 그 중에서 가장 큰 문제점은 탄탈륨 산화막을 이용한 커패시터를 형성한 후에 고온 열처리를 하지 못한다는 것이었다. 이러한 문제점을 해결하기 위하여 탄탈륨 산화막 위에 TiN 막을 형성하고, 상기 TiN 막 위에 불순물이 포함된 다결정 실리콘막을 증착하였다. 이하, 상기 탄탈륨 산화막을 이용한 종래의 커패시터에 대하여 설명한다.

제1도는 탄탈륨 산화막을 사용한 종래의 커패시터를 보여주는 단면도이다.

상세하게, n⁺확산 영역(3)을 포함하는 p형 반도체 기판(1) 위에 상기 n⁺확산 영역(3)을 커패시터의 스토리지 전극(9)에 연결하는 접촉창(5)을 가지는 층간 절연막(7)이 형성되어 있다. 상기 접촉창(5)을 통하여 상기 n⁺확산 영역(3)에 접촉하는 상기 스토리지 전극(9)은 불순물을 포함하는 다결정 실리콘막으로 형성되어 있으며, 상기 스토리지 전극(9)은 유효 면적을 충분히 확보하기 위하여 실린더 모양을 가진다. 상기 스토리지 전극(9)의 표면에 유전체막으로 형성된 탄탈륨 산화막(11)이 있고, 상기 탄탈륨 산화막(11) 위에는 TiN 막(13) 있다. 상기 TiN 막(13) 위에 불순물을 포함하는 다결정 실리콘막으로 형성된 플레이트 다결정 실리콘막(15)이 있어, 이중 구조의 플레이트 전극을 이루고 있다.

종래의 발명에 따른 커패시터는 상기 TiN 막 플레이트 다결정 실리콘막에 의하여 반도체 메모리 장치의 후속 고온 열처리 공정을 견딜 수 있게 되었다. 그러나, 상기 TiN 막이 스퍼터링(sputtering) 방법에 의하여 형성된 것이기 때문에 실린더 모양의 상기 스토리지 전극의 경우에 유전체막으로 쓰인 상기 탄탈륨 산화막 위를 충분한 두께로 모두 피복할 수 없다. 이때, TiN 막의 두께가 얇은 부분에서 상기 탄탈륨 산화막과 상기 플레이트 다결정 실리콘막이 만나게 되고, 이로 인하여 상기 탄탈륨 산화막 내의 산소가 상기 플레이트 다결정 실리콘막의 실리콘과 반응하여 실리콘 산화막을 형성하게 된다. 따라서, 상기 탄탈륨 산화막에서 산소가 감소하고 상기 탄탈륨 산화막 내에서 탄탈륨의 농도가 높아져서 상기 탄탈륨 산화막의 화학량론(stoichiometry)이 파괴되어 유전체막의 누설 전류가 급격히 증가하고, 결국은 커패시터의 유전체막으로서의 기능을 상실하게 된다.

따라서, 본 발명의 목적은 상기 문제점을 해결할 수 있는 플레이트 전극을 가지는 커패시터를 제공하는 것이다.

본 발명의 다른 목적은 상기 커패시터에 적합한 제조방법은 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판에 전기적으로 연결된 스토리지 전극; 상기 스토리지 전극 위에 형성된 유전체막; 및 상기 유전체막 위에 형성되고 TiN·MoN·WN 또는 TaN으로 이루어진 질화 금속막 및 상기 질화 금속막 위에 형성된 텅스텐 실리사이드(silicide)막으로 이루어진 플레이트 전극을 구비하는 것을 특징으로 하는 커패시터를 제공한다.

상기 유전체막은 탄탈륨 산화막으로 형성할 수 있다.

상기 다른 목적을 달성하기 위하여 본 발명은, n⁺확산 영역을 포함하는 p형 반도체 기판 위에 층간 절연막을 증착하는 단계; 사진 식각공정을 통하여 상기 n⁺확산 영역의 표면을 대기 중에 노출하는 접촉창을 상기 층간 절연막에 형성하는 단계; 상기 접촉창을 통하여 상기 n⁺확산 영역에 전기적으로 연결하는 불순물을 포함하는 제1 다결정 실리콘막을 상기 층간 절연막 위에 증착하는 단계; 상기 제1다결정 실리콘막 위에 실리콘 산화막을 증착하는 단계; 상기 실리콘 산화막 및 상기 제1다결정 실리콘막을 사진 식각하여 실리콘 산화막 패턴 및 제1다결정 실리콘막 패턴을 형성하는 단계; 상기 실리콘 산화막 패턴을 포함하는 상기 층간 절연막 위에 불순물을 포함하는 제2다결정 실리콘막을 증착하는 단계; 상기 제2 다결정 실리콘막을 이방성 식각하여 상기 실리콘 산화막 패턴의 측벽에 상기 제2다결정 실리콘막을 남기는 단계; 상기 실리콘 산화막 패턴을 제거하여 실린더 모양의 스토리지 전극을 형성하는 단계; 상기 스토리지 전극의 표면에 탄탈륨 산화막을 형성하는 단계; 상기 탄탈륨 산화막 위에 스퍼터링 방법에 의해 TiN 막을 증착하는 단계; 및 상기 TiN 막 위에 텅스텐 실리사이드막을 증착하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제조방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 탄탈륨 산화막은 저압 화학 기상 증착방법에 의해서 형성하고, 자외선을 이용하여 오존(O₃) 분위기에서 열처리한다. 상기 텅스텐 실리사이드막은 저압 화학 기상 증착방법·플라즈마(plasma) 화학 기상 증착방법 또는 전자 사이클로트론(cyclotron) 공명(resonance) 화학 기상 증착방법에 의해서 형성한다.

본 발명에서 사용된 상기 텅스텐 실리사이드막은 피복 특성이 우수하고, 상기 탄탈륨 산화막 위에 증착된 상기 TiN 막이 얇은 부분에서 상기 탄탈륨 산화막과 텅스텐 실리사이드막이 만나게 되더라도 상기 탄탈륨 산화막 내의 산소 농도가 별로 감소되지 않는다. 따라서, 상기 탄탈륨 산화막은 우수한 유전체막의 특성을 유지할 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제2도는 본 발명에 따라 탄탈륨 산화막을 사용한 커패시터를 보여주는 단면도이다.

상세하게, n⁺확산 영역(23)을 포함하는 p형 반도체 기판(21) 위에 상기 n⁺확산 영역(23)을 커패시터의 스토리지 전극(29)에 연결하는 접촉창(25)을 가지는 층간 절연막(27)이 형성되어 있다. 상기 접촉창(25)을 통하여 상기 n⁺확산 영역(23)에 접촉하는 상기 스토리지 전극(29)은 불순물을 포함하는 다결정 실리콘막으로 형성되어 있으며, 상기 스토리지 전극(29)은 유효 면적을 충분히 확보하기 위하여 실린더 모양을 가진다. 상기 스토리지 전극(29)의 표면에 유전체막으로 형성된 탄탈륨 산화막(31)이 있고, 상기 탄탈륨 산화막(31) 위에는 TiN 막(33) 있다. 이때, 상기 TiN 막(33) 대신에 MoN 막·WN 막 또는 TaN 막을 사용할 수 있다. 상기 TiN 막(33) 위에 텅스텐 실리사이드막으로 형성된 플레이트 텅스텐 실리사이드막(35)이 있어, 이중 구조의 플레이트 전극을 이루게 된다.

본 발명에 의한 커패시터는 상기 TiN 막 및 상기 플레이트 텅스텐 실리사이드막으로 형성된 플레이트 전극을 가지고 있는데, 종래의 발명에서 사용된 다결정 실리콘막 대신에 상기 텅스텐 실리사이드막이 사용되었다. 그런데, 본 발명에서 사용된 상기 텅스텐 실리사이드막은 피복 특성이 우수하고, 상기 탄탈륨 산화막 위에 증착된 상기 TiN 막이 얇은 부분에서 상기 탄탈륨 산화막과 텅스텐 실리사이드막이 만나게 되더라도 상기 탄탈륨 산화막 내의 산소의 농도가 별로 감소되지 않는다. 따라서, 상기 탄탈륨 산화막은 우수한 유전체막의 특성을 유지할 수 있다.

또한, 종래의 발명에서는 상기 플레이트 다결정 실리콘막에 불순물을 포함시키고 활성화하기 위한 열처리 공정이 필요하지만, 본 발명의 상기 플레이트 텅스텐 실리사이드막에서는 이를 생략할 수 있다. 그리고, 상기 TiN 막이 받는 급격한 열응력(thermal stress)을 완화시켜 주어서, 후속 열처리 공정에 의한 누설 전류의 증가를 방지한다.

제3(a)도 내지 제3(d)도는 본 발명에 의한 커패시터의 제조방법을 보여주는 단면도들이다.

제3(a)도는 층간 절연막(27) 위에 n⁺확산 영역(23)에 접촉하는 제1다결정 실리콘막(37)을 증착하는 단계를 나타낸다. 상세하게, n⁺확산 영역(23)을 포함하는 p형 반도체 기판(21) 위에 층간 절연막(27)을 증착하고, 사진 식각공정을 통하여 상기 n⁺확산 영역(23)의 표면을 대기 중에 노출하는 접촉창(25)을 상기 층간 절연막(27)에 형성한다. 이어서, 상기 접촉창(25)을 통하여 상기 n⁺확산 영역(23)에 전기적으로 연결하는 불순물을 포함하는 제1다결정 실리콘막(37)을 상기 층간 절연막(27) 위에 증착하고, 상기 제1다결정 실리콘막(37) 위에 실리콘 산화막(39)을 증착한다.

제3(b)도는 상기 실리콘 산화막(39) 및 상기 제1다결정 실리콘막(37)을 식각하여 실리콘 산화막 패턴(41) 및 제1다결정 실리콘막 패턴(43)을 형성하는 단계를 나타낸다. 상세하게, 사진 묘화 공정을 통하여 상기 실리콘 산화막(39) 위에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 상기 실리콘 산화막(39) 및 상기 제1다결정 실리콘막(37)을 식각하여 실리콘 산화막 패턴(41) 및 제1다결정 실리콘막 패턴(43)을 형성한다. 이어서 상기 포토레지스트 패턴을 제거한다. 다음에, 상기 실리콘 산화막 패턴(41)을 포함하는 상기 층간 절연막(27) 위에 불순물을 포함하는 제2다결정 실리콘막(45)을 증착한다. 이때, 상기 제2다결정 실리콘막(45)은 상기 제1다결정 실리콘막 패턴(43)에 연결된다.

제3(c)도는 커패시터의 스토리지 전극을 형성하는 단계를 나타낸다. 상세하게, 상기 제2다결정 실리콘막(45)을 이방성 식각하여 상기 실리콘 산화막 패턴(41)의 측벽에 상기 제2다결정 실리콘막(45)을 스페이서(spacer) 모양으로 남게 한다. 이어서 상기 실리콘 산화막 패턴을 제거하면, 실린더 모양의 다결정 실리콘막으로 형성된 스토리지 전극(29)이 만들어진다.

제3(d)도는 상기 스토리지 전극(29) 위에 탄탈륨 산화막(31) 및 플레이트 전극을 형성하는 단계를 나타낸다. 상세하게, 상기 스토리지 전극(29)의 표면에 커패시터의 유전체막으로 탄탈륨 산화막(31)을 형성한다. 이때, 상기 탄탈륨 산화막(31)은 Ta(OC₂H₅)₅및 산소 가스를 사용하여 약 430℃에서 저압 화학 기상 증착(low pressure chemical vapor deposition)방법으로 형성하고, 상기 탄탈륨 산화막(31)의 두께는 필요한 정전 용량에 따라 결정할 수 있다. 이어서, 300℃의 온도 조건으로 15분간 9%의 부피 비율을 가지는 오존(O₃) 분위기에서 자외선을 이용한 열처리를 하고, 다시 800℃의 온도 조건으로 30분간 산소(O₂) 분위기에서 열처리한다. 다음에, 스퍼터링 방법에 의하여 상기 탄탈륨 산화막(31) 위에 TiN 막(33)을 형성하고, SiH₂Cl₂가스를 사용하여 저압 화학 기상 증착방법으로 텅스텐 실리사이드막을 증착하여 상기 TiN 막(33) 위에 플레이트 텅스텐 실리사이드막(35)을 형성한다. 이때, 상기 텅스텐 실리사이드막은 저압 화학 기상 증착방법 외에 플라즈마 화학기상 증착방법 또는 전자 사이클로트론(cyclotron) 공명(resonance) 화학기상 증착방법을 사용할 수 있다. 이상 상기 제3(a)도 내지 제3(d)도에 따라서 본 발명의 커패시터를 완성한다.

본 발명에 따라 형성된 커패시터는 후속 공정에서 상기 TiN 막 및 상기 플레이트 텅스텐 실리사이드막을 식각하는 경우 한 번의 단계에 실시할 수 있는 장점이 있고, 상기 플레이트 텅스텐 실리사이드막의 두께를 얇게 하여도 충분한 전기 전도도와 피복 특성을 얻을 수 있는 장점이 있다.

이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

Claims (6)

1. 반도체 기판에 전기적으로 연결된 스토리지 전극; 상기 스토리지 전극 위에 형성된 유전체막; 및 상기 유전체막 위에 형성되고 TiN·MoN·WN 또는 TaN으로 이루어진 질화 금속막 및 상기 질화 금속막 위에 형성된 텅스텐 실리사이드막(silicide)막으로 이루어진 플레이트 전극을 구비하는 것을 특징으로 하는 커패시터.
2. 제1항에 있어서, 상기 유전체막은 탄탈륨 산화막으로 형성된 것을 특징으로 하는 커패시터.
3. n⁺확산 영역을 포함하는 p형 반도체 기판 위에 층간 절연막을 증착하는 단계; 사진 식각공정을 통하여 상기 n⁺확산 영역의 표면을 대기 중에 노출하는 접촉창을 상기 층간 절연막에 형성하는 단계; 상기 접촉창을 통하여 상기 n⁺확산 영역에 전기적으로 연결하는 불순물을 포함하는 제1다결정 실리콘막을 상기 층간 절연막 위에 증착하는 단계; 상기 제1다결정 실리콘막 위에 실리콘 산화막을 증착하는 단계; 상기 실리콘 산화막 및 상기 제1다결정 실리콘막을 사진 식각하여 실리콘 산화막 패턴 및 제1다결정 실리콘막 패턴을 형성하는 단계; 상기 실리콘 산화막 패턴을 포함하는 상기 층간 절연막 위에 불순물을 포함하는 제2다결정 실리콘막을 증착하는 단계; 상기 제2다결정 실리콘막을 이방성 식각하여 상기 실리콘 산화막 패턴의 측벽에 상기 제2다결정 실리콘막을 남기는 단계; 상기 실리콘 산화막 패턴을 제거하여 실린더 모양의 스토리지 전극을 형성하는 단계; 상기 스토리지 전극의 표면에 탄탈륨 산화막을 형성하는 단계; 상기 탄탈륨 산화막 위에 스퍼터링 방법에 의해 TiN 막을 증착하는 단계; 및 상기 TiN 막 위에 텅스텐 실리사이드막을 증착하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제조방법.
4. 제3항에 있어서, 상기 탄탈륨 산화막은 저압 화학 기상 증착방법에 의해서 형성하는 것을 특징으로 하는 커패시터의 제조방법.
5. 제3항에 있어서, 상기 탄탈륨 산화막은 자외선을 이용하여 오존(O₃) 분위기에서 열처리하는 것을 특징으로 하는 커패시터의 제조방법.
6. 제3항에 있어서, 상기 텅스텐 실리사이드막은 저압 화학 기상 증착방법·플라즈마(plasma) 화학 기상 증착방법 또는 전자 사이클로트론(cyclotron) 공명(resonance) 화학 기상 증착방법에 의해서 형성하는 것을 특징으로 하는 커패시터의 제조방법.