KR0175004B1 - 반도체 장치의 커패시터 및 그 제조방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000003860 storage Methods 0.000 claims abstract description 54
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 239000002184 metal Substances 0.000 claims abstract description 29
- 125000006850 spacer group Chemical group 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims description 10
- 238000004151 rapid thermal annealing Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 5
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims description 5
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 4
- 238000002161 passivation Methods 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000003415 peat Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910015802 BaSr Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- CCFUYRWVZOZJKY-UHFFFAOYSA-F [O-]O[O-].[Ba+2].[Sr+2].[Ti+4].[O-]O[O-].[O-]O[O-].[O-]O[O-] Chemical compound [O-]O[O-].[Ba+2].[Sr+2].[Ti+4].[O-]O[O-].[O-]O[O-].[O-]O[O-] CCFUYRWVZOZJKY-UHFFFAOYSA-F 0.000 description 1
- UKOQKFKQGKXJTN-UHFFFAOYSA-L [O-]O[O-].[Sr+2] Chemical compound [O-]O[O-].[Sr+2] UKOQKFKQGKXJTN-UHFFFAOYSA-L 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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Abstract
고유전체 사용시 스토리지 전극과 고유전체층 사이에 형성되는 자연산화막에 의한 커패시턴스의 감소를 방지하기 위한 반도체 장치의 커패시터 및 그 제조방법에 관해 개시한다. 본 발명의 캐패시터는 다결정 실리콘 스토리지 전극의 표면에 자연 산화막이 형성되는 것을 방지하는 금속 스페이서를 구비한다. 또한, 본 발명은 상기 커패시터를 제조하는데 있어서, 가장 적합한 제조방법을 제공한다.
본 발명에 의하면 스토리지 전극에 금속 스페이서가 존재하여 스토리지 전극과 고유전체층의 계면에 산화막이 형성되는 것이 방지되기 때문에 반도체 장치의 커패시터가 높은 셀 커패시턴스와, 고신뢰도를 지니게 된다.
Description
제1a도 내지 제1c도는 종래 기술에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.
제2a도 내지 제2d도는 본 발명의 제1실시예에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 스토리지 전극에 금속 스페이서를 형성하여 고신뢰성과 큰 셀 커패시턴스를 가지는 반도체 장치의 커패시터 및 그 제조방법에 관한 것이다.
반도체 제조기술의 발달과 응용분야의 확장에 따라 대용량의 메모리 소자의 개발이 진척되고 있으며, 회로의 고집적화에 따라 단위 메모리 셀의 면적은 감소하고 셀 커패시턴스도 감소하고 있다.
특히 정보의 저장 수단으로 커패시터를 사용하고 이에 연결된 제어 가능한 신호전달 수단인 스위칭 트랜지터로 구성된 DRAM(dynamic random access memory)장치에 있어서, 단위 메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시키므로 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결되어야 할 문제이다.
메모리 셀에서의 커패시터의 기본구조는 스토리지 전극과 유전체 그리고 플레이트 전극으로 구성되며, 작은 면적내에서 보다 큰 셀 커패시턴스를 얻기 위해서, 유전체층의 두께를 얇게 하거나, 3차원적인 커패시터 구조를 통하여 유효면적을 증가시키거나, 유전상수가 큰 물질을 사용하는 방법 등이 다각도에서 연구되어 왔다.
첫번째 유전체층의 두께를 얇게 하는 방법의 제한 조건은 유전체의 누설전류와 파괴전압으로, 주어진 유전체층의 두께에서, 누설전류가 적어지면 적어질수록, 파괴전압이 커지면 커질수록 좋은 유전체가 된다. 그러나 유전체층의 두께를 100Å 이하로 박막화하는 경우 F-N(Fowler-Nordheim) 터널링 전류에 의해 신뢰성이 저하되므로 대용량 메모리 소자에 적용하기 어렵다는 단점이 있다.
두번째 커패시터의 유효면적을 증가시키는 방법으로 3차원적 구조를 통해 전극의 표면적을 증가시키는 방법이 연구되어 왔으나, 구조가 복잡해지는 단점이 있다.
세번째 방법은 높은 유전율을 가지는 물질을 커패시터의 유전체막으로 사용하는 것으로 좁은 면적에서 충분한 정전 용량을 확보하고, 유전체막의 두께를 충분히 크게 할 수 있다는 장점을 가지고 있다.
고유전율을 지니는 유전체로는 삼산화 티타스트론튬(SrTiO3), 삼산화 티타 스트론튬 바륨((BaSr)TiO3), 오산화 이탄탈륨(Ta2O5)등이 있다. 특히 큰 어스펙트 비(aspect ratio)를 갖는 3차원 메모리셀 구조에 대해 우수한 피복력을 가지는 오산화 이탄탈륨(Ta2O5)에 대한 연구가 널리 이루어지고 있다.
상기 오산화 이탄탈륨(Ta2O5)을 이용한 종래의 원통형 커패시터의 제조방법을 도면과 함께 설명한다.
제1a도 내지 제1c도는 종래의 원통형 커패시터의 제조방법을 설명하기 위해 도시한 단면도들이다.
도면부호 10은 기판을, 12는 절연층을, 14는 콘택홀을, 16은 스토리지 전극을, 18은 산화막을, 20은 고유전체층을, 22는 플레이트 전극을 각각 나타낸다.
제1a도는 스토리지 전극(16)을 형성하는 단계를 나타낸다.
제1a도를 참조하면, 트랜지스터가 형성된 반도체 기판(10) 전면에 절연층(12)을 형성한다. 상기 절연층(12)을 포토레지스트 패턴(도면에는 도시되지 않음)을 이용한 식각 공정을 통하여 스토리지 전극을 트랜지스터의 소오스와 접촉시키기 위한 콘택홀(14)을 형성한다. 상기 콘택홀(14)이 형성되어 있는 상기 기판(10) 전면에 콘택홀(14)을 채우고 상기 절연층(12)을 기준으로 일정 두께를 가지도록 제1도전층을 형성한다. 상기 제1도전층을 포토레지스트 패턴과 측벽산화막 패턴(도면에는 도시되지 않음)을 이용한 식각방법에 의해 원통형의 스토리지 전극(16)을 형성한다. 여기서 상기 절연막(12)은 산화물을 이용하여 형성하고, 상기 스토리지 전극(16)은 불순물이 도우프된 다결정실리콘을 이용하여 형성한다.
제1b도는 고유전체층(20)을 형성하는 단계를 나타낸다.
제1b도를 참조하면, 상기 스토리지 전극(16)위에 고유전체층(20)을 예컨대, 오산화 이탄탈륨 (Ta2O5)을 이용한 스퍼터링 또는 화학기상증착(chemical vapor deposition) 방식에 의해 형성한다. 상기 고유전체층(20)의 증착전과 증착단계에서 상기 스토리지 전극(16)과 고유전체층(20) 사이에 자연산화막(18)이 형성된다. 상기 산화막으로는 실리콘 산화막(SiO2)이 형성된다.
제1c도는 플레이트 전극(22)을 형성하는 단계를 나타낸다.
제1c도를 참조하면, 상기 고유전체층(20)위에 불순물이 도우프된 다결정 실리콘이나 티타늄 나이트라이드(TiN)중에서 어느 하나를 이용하여 플레이트 전극(22)을 형성한다.
그러나, 상술한 종래의 방법에 의하면, 상기 스토리지 전극(16)과 고유전체층(20)사이에 자연산화막(18)이 형성된다. 따라서 고유전체와 저유전체를 직렬로 연결한 형태가 되고 결과적으로 유전체층의 등가 커패시턴스(equvalent capacitance)가 감소된다. 이는 셀 커패시턴스를 증가시키기 위해서 고유전체를 사용하는 목적에 반하게 된다.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위한 반도체 장치의 커패시터를 제공하는데 있다.
본 발명의 다른 목적은 상기 커패시터를 제조하는데 있어서, 가장 적합한 제조방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위해 본 발명은, 반도체 기판 상에 형성되고 다결정 실리콘막으로 이루어진 스토리지 전극; 상기 스토리지 전극의 측벽에 형성되고 상기 스토리지 전극의 표면에 산화막이 형성되는 것을 방지하는 금속 스페이서; 상기 금속 스페이서 표면과 상기 스토리지 전극의 상단에 형성된 고유전체층;
상기 고유전체층 위에 형성된 플레이트 전극을 구비하는 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다.
본 발명에 의한 반도체 장치 커패시터에 있어서, 상기 스토리지 전극은 원통(cylinder)형 또는 스택(stack)형으로 형성되는 것이 바람직하다.
본 발명에 의한 반도체 장치 커패시터에 있어서, 상기 고유전체층은 오산화 이탄탈륨(Ta2O5)으로 형성되는 것이 바람직하다.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명은, 반도체 기판상에 다결정 실리콘막으로 이루어진 스토리지 전극을 형성하는 단계; 상기 스토리지 전극의 표면에 산화막이 형성되는 것을 방지하는 금속층을 상기 스토리지 전극상에 형성하는 단계; 상기 금속층을 식각하여 상기 스토리지 전극의 측벽에 금속 스페이서를 형성하는 단계; 상기 금속 스페이서 표면과 상기 스토리지 전극의 상단에 고유전체층을 형성하는 단계; 및 상기 고유전체층위에 플레이트 전극 형성에 사용될 도전층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.
본 발명에 의한 반도체 장치 커패시터 제조방법에 있어서, 상기 고유전체층 형성 단계 전에 질소 분위기 하에서의 급속 열적 어닐링(rapid thermal annealing 이하 RTA)에 의해 상기 제1도전층 패턴의 상단과 스페이서 위에 보호막을 형성하는 단계를 더 구비하는 것이 바람직하다.
이하 본 발명의 바람직한 실시예를 첨부된 도면과 함께 상세하게 설명한다.
제2a도 내지 제2f도는 본 발명에 따른 반도체 장치의 커패시터 제조방법의 제1실시예를 설명하기 위해 도시한 단면도이다.
도면부호 10은 기판을, 12는 절연층을, 14는 콘택홀을, 16은 스토리지 전극을, 20은 고유전체층을, 22는 플레이트 전극을, 24는 제2도전층을, 26은 제1도전층의 측벽에 형성된 스페이서를 각각 나타낸다.
제2a도는 스토리지 전극을 형성하는 단계를 나타낸다.
제2a도를 참조하면, 트랜지스터가 형성된 반도체 기판(10) 전면에 절연층(12)을 형성한다. 상기 절연층(12)을 포토레지스트 패턴(도면에는 도시되지 않음)을 이용한 식각 공정을 통하여 스토리지 전극을 트랜지스터의 소오스와 접촉시키기 위한 콘택홀(14)을 형성한다. 상기 콘택홀(14)이 형성되어 있는 상기 기판(10) 전면에 콘택홀(14)을 채우고 상기 절연층(12)을 기준으로 일정 두께를 가지도록 제1도전층을 형성한다. 상기 제1도전층을 포토레지스트 패턴과 측벽산화막 패턴(도면에는 도시되지 않음)을 이용한 식각방법에 의해 원통형의 스토리지 전극(16)을 형성한다. 상기 절연층(12)은 산화물을 이용하여 형성하고, 상기 스토리지 전극(16)은 불순물이 도우프된 다결정실리콘을 이용하여 형성하는 것이 바람직하다.
제2b도는 상기 스토리지 전극(18)의 표면에 산화막이 형성되는 것을 방지하기 위한 제2도전층(24)을 형성하는 단계를 나타낸다.
제2b도를 참조하면, 상기 스토리지 전극(16)위에 제2도전층(24)을 내화 금속(refractory metal) 예컨대, 티타늄 나이트라이드(TiN), 텅스텐 나이트라이드(WNX) 및 텅스텐(W) 금속 중에서 어느 하나를 이용하여 형성한다. 이 때 상기 제2도전층(24)은 약 300-900Å 정도의 두께를 가지도록 형성하는 것이 바람직하다.
제2c도는 상기 스토리지 전극(16)의 측벽에 금속 스페이서(26)와 고유전체층(20)을 형성하는 단계를 나타낸다.
제2c도를 참조하면, 상기 제2도전층(24)을 예컨대 건식 식각으로 에치-백 (etch-back) 하여 상기 스토리지 전극(16)의 측벽에 금속 스페이서(26)를 형성한다. 이어서 상기 금속 스페이서(26)가 형성된 상기 결과물 상에 고유전물질을 증착하여 고유전체층(20)을 형성한다. 상기 고유전체층(20)은 오산화 이탄탈륨(Ta2O5)을 사용하여 형성하는 것이 바람직하다.
상기 금속 스페이서(26)의 형성에 의해 상기 스토리지 전극(16)과 고유전체층(20)의 계면에 자연산화막이 형성되는 것이 방지된다.
제2d도는 플레이트 전극(22)을 형성하는 단계를 나타낸다.
제2d도를 참조하면, 상기 고유전체층(20)위에 플레이트 전극(22)을 예컨대 티타늄 나이트라이드나 불순물이 도우프된 다결정실리콘 중에서 어느 하나를 이용하여 형성한다.
도면에는 도시되어 있지 않으나 본 발명의 제2실시예를 설명하면 다음과 같다.
제2실시예는 제1실시예의 커패시터 제조방법에 있어서, 고유전체층(20)을 형성하는 단계전에 금속 스페이서(26)가 형성되어 있는 상기 결과물에 대해 질소 분위기 하에서 급속 열적 어닐링(RTA)을 실시하는 단계를 더 구비한다.
상기 어닐링(RTA)단계에 의해서 상기 스토리지 전극(16)의 상단과 상기 금속 스페이서(26)에 보호(passivation)막이 형성된다. 상기 보호막에 의해 스토리지 전극(16)의 상단 및 상기 금속 스페이서(26)와 고유전체층(20)의 계면에 산화막이 형성되는 것이 방지되므로 커패시터의 셀 커패시턴스가 감소되는 것을 방지할 수 있다.
상술한 본 발명에 의하면 다음과 같은 효과가 있다
본 발명에 의한 반도체 장치의 커패시터 및 그 제조방법에 있어서, 상기 스토리지 전극(16)의 측면에 상기 금속 스페이서(26)가 형성됨으로써 상기 스토리지 전극(16)과 고유전체층(20)의 계면에 자연산화막(18)이 형성되는 것이 방지된다 따라서 본 발명에 의하면, 상기 스토리지 전극(16)과 상기 고유전체층(20) 사이에 자연산화막(18)이 형성되어 결과적으로 고유전체와 저유전체를 직렬로 연결한 형태가 되어 유전체층의 등가 커패시턴스를 감소시키는 종래 기술의 문제점이 해결된다. 그러므로 고유전체를 사용한 높은 셀 커패시턴스와 고신뢰성을 가지는 커패시터를 형성할 수 있다.
특히 스토리지 전극(16)의 상단 표면적보다는 측벽 표면적의 비율(어스펙트 비)가 큰 원통형 커패시터에서는 금속 스페이서(26)가 스토리지 전극(16)의 대부분을 차지하는 측벽에 형성되어, 자연산화막(예 SiO2)(18)의 형성을 방지하기 때문에 커패시터의 전기적 특성이 열화되는 것을 방지하는 효과가 더 높다.
또한 상기 고유전체층(20)을 형성하는 단계전에 상기 스토리지 전극(16)의 상단과 상기 금속 스페이서 (26)에 질소 분위기 하에서의 급속 열적 어닐링(RTA)단계를 더 수행하여 상기 스토리지 전극(16)의 상단과 상기 금속 스페이서(26)에 보호(passivation)막을 형성하면, 상기 보호막에 의해 스토리지 전극(16)의 상단 및 상기 금속 스페이서(26)와 고유전체층(20)의 계면에 자연산화막(18)이 형성되는 것이 방지되므로 커패시터의 커패시턴스가 감소되는 것을 더 효과적으로 방지할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.
Claims (5)
- 반도체 기판 상에 형성되고 다결정 실리콘막으로 이루어진 스토리지 전극; 상기 스토리지 전극의 측벽에 형성되고 상기 스토리지 전극의 표면에 자연 산화막이 형성되는 것을 방지하는 금속 스페이서; 상기 금속 스페이서 표면과 상기 스토리지 전극의 상단에 형성된 고유전체층; 상기 고유전체층 위에 형성된 플레이트 전극을 구비하는 것을 특징으로 하는 반도체 장치의 커패시터.
- 제1항에 있어서, 상기 스토리지 전극은 원통형(cylinder) 또는 스택(stack)형으로 형성된 것을 특징으로 하는 반도체 장치의 커패시터.
- 제1항에 있어서, 상기 고유전체층은 오산화 이탄탈륨(Ta2O5)으로 형성된 것을 특징으로 하는 반도체 장치의 커패시터.
- 반도체 기판상에 다결정 실리콘막으로 이루어진 스토리지 전극을 형성하는 단계; 상기 스토리지 전극의 표면에 자연 산화막이 형성되는 것을 방지하는 금속층을 상기 스토리지 전극상에 형성하는 단계; 상기 금속층을 식각하여 상기 스토리지 전극의 측벽에 금속 스페이서를 형성하는 단계; 상기 금속 스페이서 표면과 상기 스토리지 전극의 상단에 고유전체층을 형성하는 단계; 및 상기 고유전체층위에 플레이트 전극 형성에 사용될 도전층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제4항에 있어서, 상기 고유전체층 형성 단계 전에 질소 분위기 하에서의 급속 열적 어닐링(RTA)에 의해 상기 스토리지 전극 상단과 상기 금속 스페이서 위에 보호막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950016256A KR0175004B1 (ko) | 1995-06-19 | 1995-06-19 | 반도체 장치의 커패시터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950016256A KR0175004B1 (ko) | 1995-06-19 | 1995-06-19 | 반도체 장치의 커패시터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970003973A KR970003973A (ko) | 1997-01-29 |
| KR0175004B1 true KR0175004B1 (ko) | 1999-02-01 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950016256A KR0175004B1 (ko) | 1995-06-19 | 1995-06-19 | 반도체 장치의 커패시터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0175004B1 (ko) |
-
1995
- 1995-06-19 KR KR1019950016256A patent/KR0175004B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003973A (ko) | 1997-01-29 |
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