KR100305719B1 - 하부 전하저장 전극 형성 방법 - Google Patents
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Abstract
본 발명에 따른 하부 전하저장전극 형성방법은 커패시터의 커패시턴스 감소를 방지하기 위한 것이 목적으로, 절연층의 상부면에 폴리실리콘층을 적층하여 실린더 형상의 하부 전하저장전극을 형성한 후 하부 전하저장전극의 표면에 금속박막층을 적층하여 열처리공정으로 전하저장전극에 실리사이드층을 형성하므로 전압인가에 따른 커패시턴스값의 감소를 제거하여 전압에 대하여 일정한 커패시턴스 (Capacitance)를 유지하므로 소자의 전기적인 특성을 향상시키도록 하는 발명에 관한 것이다.
Description
본 발명은 커패시터의 전하저장전극 형성방법에 관한 것으로서, 특히, 절연층의 상부면에 폴리실리콘층을 적층하여 실린더 형상의 하부 전하저장전극을 형성한 후 하부 전하저장전극의 표면에 금속박막층을 적층하여 열처리공정으로 전하저장전극에 실리사이드층을 형성하므로 전압인가에 따른 정전용량의 변화를 방지하도록 하는 하부 전하저장전극 형성방법에 관한 것이다.
일반적으로, 커패시터는 전하를 저장하고, 반도체소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체소자가 고집적화 되어짐에 따라 단위 셀(Cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(Capacitance)은 약간 씩 증가하는 것이 일반적인 경향이다.
커패시터의 전하저장전극의 구조를 보면, 크게 전하를 저장하는 전극은 좁은 평면적 위에 여러 층을 쌓아서 넓은 커패시터(Capacitor)의 면적을 얻고자 하는 적층구조(Stacked Structure)와, 반도체기판에 일정한 깊이의 홈을 형성한 후 그 부위에 커패시터를 형성하여 전하를 저장하는 홈 구조(Trench Structure)등으로 크게 대별 되어지고 있다.
특히, 상기 적층구조(Stacked Structure)는 핀 형상으로 형성된 핀(Fin)타입과, 실린더와 같이 원통형으로 형성되는 실린더(Cylinder)타입 및 캐비티(Cavity)타입에 변형을 가미한 HSG(Hemispherical Shaped Grains) 및 벨로즈(Bellows) 등과 같은 변형된 커패시터구조등으로 구성되어 커패시터의 충전용량을 증가시키는 노력이 이루어지고 있다.
한편, 메모리소자에 있어서, 커패시터의 상,하부전극으로는 CVD법으로 증착하는 폴리실리콘층에 인-시튜(In-Situ)공정으로 불순물을 도핑하거나 PoCl3혹은 PH3등의 가스 분위기 하에서 열처리하여 불순물을 폴리실리콘층으로 확산시켜 전기전도를 발생하여 전극으로 사용한다.
이러한 방법으로 제작된 커패시터의 상,하부 전극에 전압을 인가하면 한정된 수의 전자로 인하여 전압을 증가하거나 감소시킬 때 커패시터의 인접부위에 전하공핍현상이 발생하여, 상대적으로 유전체의 두께를 증가시키는 역할을 하게 되어 커패시턴스(Capacitance) 값의 감소를 유발한다.
이러한 전하 공핍현상을 해소하기 위하여 커패시터의 상,하부전하저장전극의 불순물 농도를 높여주어 단순하게 해결하려고 노력하였으나, 폴리실리콘층의 도핑농도를 높여서 전하공핍현상을 근본적으로 해결할 수는 없었다.
특히, 탄탈륨산화막을 커패시터 산화막으로 사용하는 데 있어, 폴리실리콘층을 상부층으로 형성할 경우, 탄탈륨 산화막의 산소가 역으로 확산되어 폴리실리콘층과 결합되어 실리콘산화막(SiO2)을 만들어 전체적으로 유전율 감소를 가져오므로 탄탈륨 산화막을 커패시터로 사용하는 경우에는 상대적으로 산화 저항성이 큰 금속 티타늄(Ti/TiN)층을 상부전극으로 사용한다.
한편, 상부전하저장전극으로 금속티타늄층을 사용하더라도 하부전하저장전극은 폴리실리콘층을 사용하므로 전하 공핍현상에 의하여 커패시터값의 감소는 보통 7%이상 발생하므로 고유전율 물질 사용에 대한 효과를 반감시킨다.
그런데, 상기한 바와 같이, 하부전하저장전극으로 메탈층을 사용하는 것은 하부전하저장전극을 고립(Isolation)시켜 셀간 절연을 시키는 방법을 해결하지 못하여 실제적으로 적용되지 못하고 있다. 따라서, 그러한 문제를 해결하기 위하여하부 전하저장전극에도 메탈층을 사용하는 새로운 방법을 제안하고자 한다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 절연층의 상부면에 폴리실리콘층을 적층하여 실린더 형상의 하부 전하저장전극을 형성한 후 하부 전하저장전극의 표면에 금속박막층을 적층하여 열처리공정으로 전하저장전극에 실리사이드층을 형성하므로 전압인가에 따른 정전용량의 변화를 방지하도록 하는 것이 목적이다.
도 1 내지 도 4는 본 발명에 따른 하부 전하저장전극의 형성방법을 순차적으로 보인 도면이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 절연층 20 : 폴리실리콘층
30 : 금속박막층 40 : 실리사이드층
A : 하부전하저장전극
본 발명의 목적은 반도체기판에 게이트를 형성한 후 그 상부면에 절연층을 적층하여 마스킹 식각하여 콘택홀을 형성하는 단계와; 상기 결과물에 폴리실리콘층을 적층한 후 마스킹식각으로 실린더 형상의 하부전하저장전극을 형성하는 단계와; 상기 결과물 상에 일정한 두께를 갖는 금속박막층을 적층하는 단계와; 상기 결과물을 제1차 열처리공정을 하여 폴리실리콘층에 적층된 금속박막층을 실리사이드층으로 변화시키는 단계와; 상기 결과물을 선택적으로 식각하여 전하저장전극의 실리사이드층 이외에 잔류된 금속박막층을 제거한 후 제2차 열처리공정을 진행하는 단계를 포함한 하부 전하저장전극 형성방법을 제공함으로써 달성된다.
그리고, 상기 금속박막층은 티타늄, 몰리브덴, 탄탈륨, 텅스텐중에 어느 하나를 선택하여 사용하도록 하고, 상기 금속박막층은 CVD법, PECVD법 또는 스퍼터링방법으로 증착하고, 증착 두께는 20 ∼ 200Å정도를 유지하도록 한다.
또한, 상기 제1차 열처리공정은 튜브 확산로(Tube Furnace)를 사용하여 불활성기체(헬륨, 네온, 아르곤가스등)의 분위기 하에서 500 ∼ 700℃의 온도범위에서 10분 내지 2시간 동안 진행하거나 또는, 상기 제1차 열처리공정은 급속열처리공정을 이용하여 불활성기체 하에서 600 ∼ 800℃의 온도범위에서 10초 내지 2분 동안진행하도록 한다.
그리고, 상기 금속박막층을 제거하기 위한 선택식각공정은 D.I워터 : H2O2; NH4OH를 5 : 1 : 1의 비율로 혼합한 혼합용액으로 식각하도록 한다.
그리고, 상기 제2차 열처리공정은 튜브 확산로를 사용하여 불활성기체의 분위기 하에서 700 ∼ 800℃의 온도범위에서 10분 내지 2시간 동안 진행하거나, 혹은, 상기 제2차 열처리공정은 급속열처리공정(Rapid Thermal Processing)을 이용하여 불활성기체 하에서 900 ∼ 1000℃의 온도범위에서 10분 내지 2분 동안 진행하도록 한다.
이하, 본 발명에 따른 제조방법을 일실시예에 의거하여 상세하게 살펴 보도록 한다.
도 1 내지 도 4는 본 발명에 따른 하부 전하 저장전극의 형성방법을 순차적으로 보인 도면이다.
도 1에 도시된 바와 같이, 반도체기판 상에 게이트(Gate)를 형성한 후 그 상부면에 절연층(10)을 적층하여 마스킹 식각으로 콘택홀(15)을 형성한다.
그리고, 상기 결과물에 폴리실리콘층(20)을 적층한 후 마스킹식각으로 실린더(Cylinder) 형상의 하부전하저장전극(A)을 형성한다.
도 2는 상기 결과물 상에 일정한 두께를 갖는 금속박막층(30)을 적층하는 상태를 도시하고 있다.
상기 금속박막층(30)은 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W)중에 어느 하나를 선택하여 사용하도록 하고, 상기 금속박막층(30)은 CVD(Chemical Vapor Deposition)법, PECVD(Plasma-Enhanced Chemical Vapor Deposition)법 또는 스퍼터링(Sputtering))방법으로 증착하고, 증착 두께는 20 ∼ 200Å인 것이 바람직하다.
그리고, 도 3은 상기 결과물을 제1차 열처리공정을 하여 폴리실리콘층(20)에 적층된 금속박막층(30)을 실리사이드층(40)으로 변화시키는 상태를 도시하고 있다.
상기 제1차 열처리공정은 튜브 확산로를 사용하여 불활성기체의 분위기 하에서 500 ∼ 700℃의 온도범위에서 10분 내지 2시간 동안 진행하거나 또는, 급속열처리공정을 이용하여 불활성기체 하에서 600 ∼ 800℃의 온도범위에서 10초 내지 2분 동안 진행하도록 한다.
도 4에 도시된 바와 같이, 상기 결과물을 선택적으로 식각하여 전하저장전극의 실리사이드층(40) 이외에 잔류된 금속박막층(30)을 제거한 후 막질을 안정화시키기 위하여 제2차 열처리공정을 진행하는 상태를 도시하고 있다.
상기 금속박막층을 제거하기 위한 선택식각공정은 D.I워터 : H2O2; NH4OH를 5 : 1 : 1의 비율로 혼합한 혼합용액으로 식각하도록 한다.
그리고, 상기 제2차 열처리공정은 튜브 확산로를 사용하여 불활성기체의 분위기 하에서 700 ∼ 800℃의 온도범위에서 10분 내지 2시간 동안 진행하거나, 또는 급속열처리공정을 이용하여 불활성기체 하에서 900 ∼ 1000℃의 온도범위에서 10분 내지 2분 동안 진행하도록 한다.
따라서, 상기한 바와 같이, 본 발명에 따른 하부 전하저장전극 형성방법을 적용하게 되면, 절연층의 상부면에 폴리실리콘층을 적층하여 실린더 형상의 하부 전하저장전극을 형성한 후 하부 전하저장전극의 표면에 금속박막층을 적층하여 열처리공정으로 전하저장전극에 실리사이드층을 형성하므로 전압인가에 따른 커패시턴스값의 감소를 제거하여 전압에 대하여 일정한 커패시턴스(Capacitance)를 유지하므로 소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
Claims (8)
- 반도체기판에 게이트를 형성한 후 그 상부면에 절연층을 적층하여 마스킹 식각으로 콘택홀을 형성하는 단계와;상기 결과물에 폴리실리콘층을 적층한 후 마스킹식각으로 실린더 형상의 하부전하저장전극을 형성하는 단계와;상기 결과물 상에 일정한 두께를 갖는 금속박막층을 적층하는 단계와;상기 결과물에 제1차 열처리공정을 하여 폴리실리콘층에 적층된 금속박막층을 실리사이드층으로 변화시키는 단계와;상기 결과물을 선택적으로 식각하여 전하저장전극의 실리사이드층 이외에 잔류된 금속박막층을 제거한 후 제2차 열처리공정을 진행하는 단계를 포함한 것을 특징으로 하는 하부 전하저장전극 형성방법.
- 제 1 항에 있어서, 상기 금속박막층은 티타늄, 몰리브덴, 탄탈륨, 텅스텐중에 어느 하나 인 것을 특징으로 하는 하부 전하저장전극 형성방법
- 제 1 항 또는 제 2 항에 있어서, 상기 금속박막층은 CVD법, PECVD법 또는 스퍼터링방법으로 증착하고, 증착 두께는 20 ∼ 200Å인 것을 특징으로 하는 하부 전하저장전극 형성방법.
- 제 1 항에 있어서, 상기 제1차 열처리공정은 튜브 확산로를 사용하여 불활성기체의 분위기 하에서 500 ∼ 700℃의 온도범위에서 10분 내지 2시간 동안 진행하는 것을 특징으로 하는 하부 전하저장전극 형성방법.
- 제 1 항에 있어서, 상기 제1차 열처리공정은 급속열처리공정을 이용하여 불활성기체 하에서 600 ∼ 800℃의 온도범위에서 10초 내지 2분 동안 진행하는 것을 특징으로 하는 하부 전하저장전극 형성방법.
- 제 1 항에 있어서, 상기 금속박막층을 제거하기 위한 선택식각공정은 D.I워터 : H2O2: NH4OH를 5 : 1 : 1의 비율로 혼합한 혼합용액으로 식각하는 것을 특징으로 하는 하부 전하저장전극 형성방법.
- 제 1 항에 있어서, 상기 제2차 열처리공정은 튜브 확산로를 사용하여 불활성기체의 분위기 하에서 700 ∼ 800℃의 온도범위에서 10분 내지 2시간 동안 진행하는 것을 특징으로 하는 하부 전하저장전극 형성방법.
- 제 1 항에 있어서, 상기 제2차 열처리공정은 급속열처리공정을 이용하여 불활성기체 하에서 900 ∼ 1000℃의 온도범위에서 10분 내지 2분 동안 진행하는 것을 특징으로 하는 하부 전하저장전극 형성방법.
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| KR1019990025512A KR100305719B1 (ko) | 1999-06-29 | 1999-06-29 | 하부 전하저장 전극 형성 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019990025512A KR100305719B1 (ko) | 1999-06-29 | 1999-06-29 | 하부 전하저장 전극 형성 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20010004793A KR20010004793A (ko) | 2001-01-15 |
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ID=19597300
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| Country | Link |
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| KR (1) | KR100305719B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005007206A1 (en) * | 2003-07-19 | 2005-01-27 | Bionics Co., Ltd. | Apparatus for producing floral water and functional solution for pets |
-
1999
- 1999-06-29 KR KR1019990025512A patent/KR100305719B1/ko not_active IP Right Cessation
Cited By (1)
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|---|---|---|---|---|
| WO2005007206A1 (en) * | 2003-07-19 | 2005-01-27 | Bionics Co., Ltd. | Apparatus for producing floral water and functional solution for pets |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010004793A (ko) | 2001-01-15 |
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