KR20010076660A - 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 커패시터의 제조방법에 관한 것으로, 특히 MIM형 구조의 커패시터의 제조방법에 관한 것으로, 커패시터의 하부전극의 유효 표면적을 용이하게 증가시킬 수 있는 방법을 제공한다.
본 발명에 따른 커패시터의 제조방법은, 커패시터의 하부전극으로 이용하기 위한 금속막 패턴을 형성하고, 상기 금속막 패턴의 상면에 폴리실리콘층을 형성한 후 열처리하여 상기 금속막 패턴의 표면에 실리사이드층을 형성하고, 상기 실리사이드층을 제거함으로써 금속막 표면에 요철을 형성하여, 그 표면적을 증가시키고, 상기 표면 요철을 갖는 금속막 패턴의 표면에 유전체막을 형성하고, 상기 유전체막의 표면에 커패시터의 상부전극인 금속막을 형성하는 공정을 포함한다.
Description
본발명은 일반적으로는 반도체 소자의 제조방법에 관한 것이고, 특히 커패시터의 제조방법에 관한 것이다.
반도체 제조 업체들간의 경쟁이 심화됨에 따라, 반도체 소자의 성능 향상과 함께 제조비용을 낮추기 위한 방안들이 끊임없이 모색되고 있다. 반도체 소자의 제조비용을 낮추는 가장 좋은 방법은, 소자의 크기를 축소하여 같은 면적의 반도체 칩내에 최대한 많은 집적회로 소자를 형성하여 집적도를 높이는 것이다. 특히 디램(DRAM; Dynamic Random Access Memory) 소자에 있어서 집적도의 향상 및 제조 비용의 축소 경쟁이 가장 극심하다.
디램 소자의 집적도를 높이기 위해서는, 디램 셀을 구성하고 있는 커패시터와 트랜지스터의 크기 축소가 필수불가결하다. 근래 트랜지스터의 크기를 축소하는 기술은 현저한 진보가 있어 왔다. 그러나 커패시터를 축소하는 기술은 상대적으로 많은 어려움이 따르고 있고, 실제적으로 최근에는 디램의 집적도의 향상은, 커패시터의 크기를 얼마나 줄일 수 있느냐에 달려있다.
따라서, 그동안 커패시터의 크기를 축소하기 위한 여러 가지 시도들이 있었다. 예를들면, 트렌치형 커패시터 및 적층형 커패시터와 같이 커패시터의 전극을 다양한 기하학적인 형태로 제조하여 커패시터의 유효 표면적을 늘리는 방법들이 개발되었고, 한편, 커패시터의 유전체를 유전상수가 큰 물질로 대체하는 기술들이 개발되었다.
종래 디램셀의 커패시터 제조방법의 일예를 도1a 내지 도1e를 참조하여 설명하면 다음과 같다.
먼저 도1a에 도시된 바와 같이, 반도체 기판(100)위에 게이트 산화막(101) 및 게이트 전극(102)을 형성하고, 상기 게이트 전극(102)의 양측 반도체 기판(100)내에 불순물 이온을 주입하여 소스(103) 및 드레인(104)을 형성함으로써 모스 트랜지스터(120)를 제조한다.
다음으로, 도1b에 도시된 바와 같이, 상기 모스 트랜지스터(120)을 포함하여 반도체 기판(100)의 상부 전체에 층간절연막(105)를 형성하고, 상기 층간절연막(105)을 식각하여 상기 소스(103)의 위치에 콘택홀(106)을 형성한다.
다음으로, 상기 도1c에 도시한 바와 같이, 상기 콘택홀(106) 내부에 폴리실리콘 플러그(107)를 형성한다. 다음으로, 상기 폴리실리콘 플러그(107) 및 상기 층간 절연막(105)의 상면에 폴리실리콘막을 형성한 다음 패터닝하여, 상기폴리실리콘 플러그(107)와 전기적으로 연결구조를 갖는 폴리실리콘막 패턴(108)을 형성한다. 상기 폴리실리콘막 패턴(108)은 커패시터의 하부전극이다.
다음으로, 도1d에 도시된 바와 같이, 상기 폴리실리콘막 패턴(108)의 표면에 에이치·에스·지(HSG; hemispherical silicon grain) 필름(109)를 형성하여, 커패시터 하부전극(108)의 유효 표면적을 늘린다. 금호전기는 37000대면 사야해 그러면 항상 40000원은 넘게 되어 있으니까.
다음으로, 도1e에 도시한 바와 같이, 상기 HSG 필름(109)의 표면에 유전체막(110)을형성한다. 다음으로, 상기 유전체막(110)의 표면에 금속막 또는 폴리실리콘막을 형성하여 커패시터의 상부전극(111)을 형성하여 커패시터 제조를 완료한다.
그러나 상기와 같은 종래의 커패시터 제조방법은 다음과 같은 문제점들이 있었다.
첫째, 커패시터의 하부전극은 폴리실리콘이고, 상부전극은 금속인MIS(Metal-Insulator-Semiconductor)형 커패시터이기 때문에, 전압-정전용량(C-V) 곡선이 비대칭성을 갖기 때문에 커패시터의 특성이 나쁘다는 문제점이 있었다.
둘째, 커패시터의 유효 표면적을 늘리기 위해, HSG필름을 형성하는 공정을 채택하기 때문에, 커패시터의 제조 공정이 번거롭고 어려운 문제점이 있었다. 즉, HSG필름을 형성하기 위해서는 커패시터 하부전극의 표면에 별도의 실리콘 씨드층을 형성하여, 적정한 조건에서 어닐링을 해야 하는 번거로움이 있다. 또한 균일한 크기를 갖는 HSG 필름을 얻기가 어렵기 때문에 원하는 커패시턴스를 갖는 커패시터를 제조하기 어려운 문제점이 있었다.
본발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 커패시터의 상·하부전극 모두를 금속막으로 형성하는 MIM(Metal-Insulator-Metal) 구조의 커패시터를 제공함으로써, C-V 곡선이 대칭성을 갖는 커패시터의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 또한 번잡하고 어려운 HSG필름을 형성하는 공정을 이용하지 않고, 커패시터의 하부전극의 유효표면적을 증가시킬 수 있는 반도체 커패시터의 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판에 불순물층을 형성하는 공정과; 상기 불순물층 상면에 층간절연층을 형성하는 공정과; 상기 층간절연층을 선택적으로 식각하여 상기 불순물층 상부에 콘택홀을 형성하는 공정과; 상기 콘택홀내에 도전성 플러그를 형성하는 공정과; 상기 도전성 플러그 상부에 금속막 패턴을 형성하는 공정과; 상기 금속막 패턴의 표면에 요철을 형성하는 공정과; 상기 금속막 패턴의 표면에 유전체막을 형성하는 공정과; 상기 유전체막 상면에 금속막을 형성하는 공정을 포함하는 반도체 커패시터 제조방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 상기 금속막 패턴의 표면에 요철을 형성하는 공정은, 상기 금속막 패턴의 표면에 폴리실리콘층을 형성하는 공정과; 상기 폴리실리콘층과 상기 금속막 패턴의 계면에 실리사이드화 반응을 일으켜 실리사이드층을 형성하는 공정과; 상기 폴리실리콘층을 제거하는 공정과; 상기 실리사이드층을 제거하는 공정을 순차 수행하는 것을 특징으로 하는 반도체 커패시터 제조방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 상기 금속막 패턴의 재료는 텅스텐이고, 상기 실리사이드층을 형성하는 공정은, 약 600-1300℃의 온도 범위에서 열처리하는 공정인 것을 특징으로 하는 반도체 커패시터 제조방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 상기 실리사이드층을 제거하는 공정 이후에, 상기 금속막 패턴을 질소 플라즈마, 암모니아 플라즈마, 질소 분위기 또는 암모니아 분위기에서 어닐링 하는 공정을 추가함으로써, 상기 금속막을 질화금속막으로 변화시키는 공정을 포함하는 것을 특징으로 하는 반도체 커패시터 제조방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 상기 금속막 패턴의 재료는 Pt이고,
상기 실리사이드층을 형성하는 공정은 약 400-1000℃의 온도 범위에서 열처리하는 공정인 것을 특징으로 하는 반도체 커패시터 제조방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 상기 금속막 패턴의 재료는 제4항에 있어서, 상기 금속막 패턴의 재료는 Ti이고, 상기 실리사이드층을 형성하는 공정은 약 500-1100℃의 온도범위에서 열처리하는 공정인 것을 특징으로 하는 반도체 커패시터 제조방법을 제공한다.
도1a 내지 도1e는 종래 기술에 따른 커패시터의 제조공정 순서를 나타내는 단면도들이다.
도2a 내지 도2g는 본 발명에 따른 커패시터의 제조공정 순서를 나타내는 단면도들이다.
***** 도면부호의 간단한 설명 *****
100 : 반도체 기판 101 : 게이트 산화막
102 : 게이트 전극 103 : 소스
104 : 드레인 105 : 층간절연층
106 : 컨택홀 107 : 폴리실리콘 플러그
108 : 폴리실리콘 패턴 109 : HSG 필름
110 : 유전체막 111 : 커패시터 상부전극
120 : 모스 트랜지스터 200 : 반도체 기판
202 : 층간절연층 203 : 콘택홀
204 : 도전성 플러그 205 : 금속막 패턴
206 : 폴리실리콘층 207 : 실리사이드층
208 : 유전체막 209 : 커패시터의 상부전극
220 : 모스 트랜지스터 221 : 게이트 전극
222 : 소스 223 : 드레인
본발명의 커패시터 제조방법을 도2a 내지 도2g를 참조하여 설명하면 다음과 같다.
먼저 도2a에 도시된 바와 같이, 반도체 기판(200)의 상면에 게이트 산화막 및 게이트 전극(221)을 순차 적층 형성하고, 상기 게이트 전극(221)의 양측 반도체 기판(200)내에 불순물을 이온을 주입하여 불순물층 즉 소스(222), 드레인(223)을 형성함으로써, 모스 트랜지스터(220)를 형성한다.
다음으로, 도2b에 도시한 바와 같이, 상기 모스 트랜지스터(220)의 상부를 포함한 상기 반도체 기판(200)의 상면에 화학증착법을 이용하여 실리콘산화막으로 층간절연막(202)을 형성한다. 다음으로 상기 층간절연막(202)을 식각하여 상기 불순물층 즉 소스(222)의 위치에 콘택홀(203)을 형성한다.
다음으로, 도2c에 도시한 바와 같이, 상기 콘택홀(203)의 내부에 도전성 플러그(204)를 형성한다. 상기 도전성 플러그(204)는 저압화학증착법으로 인(P)이도핑되어 있는 폴리실리콘인 것이 바람직하다. 저합화학증착법으로 형성한 폴리실리콘은 갭필링(gap filling) 특성이 좋기 때문에, 미세한 콘택홀을 메우는데 적합하기 때문이다. 다음으로, 상기 폴리실리콘 플러그(204) 및 상기 층간절연막(202)의 상면에 금속막을 형성한 다음 패터닝 하여 금속막 패턴(205)을 형성한다. 이때, 상기 금속막은 Ti, Zr, Co, Ni, Mo, W, Pt, Ta, Nb중의 어느하나로 형성하는 것이 바람직하다. 다음으로, 상기 금속막 패턴(205) 및 상기 층간 절연막(202)의 상면에 약 10Å 이상이 되도록 폴리실리콘층(206)을 형성한다.
다음으로, 상기 폴리실리콘층(206) 및 금속막 패턴(205)을 적정한 조건에서 열처리하여 실리사이드화 반응을 일으킨다. 그 결과로써, 도2d에 도시한 바와 같이 상기 폴리실리콘층(206)과 금속막 패턴(205)이 접촉한 부위에 실리사이드층(207)이 형성된다. 이때, 실리사이드화 반응시 폴리실리콘과 금속막 패턴이 모두 반응에 참여하므로, 금속막 패턴(205)의 표면이 매우 거칠어진다.
실리사이드화 반응을 일으키는 열처리 조건은 구체적으로 다음과 같다.
먼저, 상기 금속막 패턴(205)의 재료가 텅스텐인 경우는, 약 600~1300℃의 온도범위에서 열처리함으로써 텅스텐 실리사이드층(207)을 형성한다. 또한 금속막 패턴(206)의 재료가 백금(Pt)인 경우에는 약 400~1000℃에서 열처리함으로써 백금 실리사이드층을 형성한다. 또한 상기 금속막 패턴(205)이 티타늄(Ti)인 경우에는 약 500-1100℃의 온도 범위에서 열처리하여 티타늄 실리사이드층(207)을 형성한다.
다음으로 도2e에 도시된 바와 같이, 상기 실리사이드층(207) 형성공정에서, 실리사이드 반응에 참여하지 않고 남아 있는 폴리실리콘층(206)을 선택적으로 식각 제거한다.
다음으로, 도2f와 같이, 상기 금속막 패턴(205)의 표면을 둘러싸고 있는 실리사이드층(207)을 제거한다. 결과적으로 금속막 패턴(205) 표면은 매우 거칠고 다수의 요철이 형성되어, 표면적이 증가한다.
다음으로, 상기 금속막 패턴(205)의 재료가 텅스텐 또는 티타늄인 경우는, 질소(N2) 또는 암모니아(NH3) 플라즈마나 질소(N2) 또는 암모니아(NH3) 분위기에서 어닐링하는 공정을 추가로 수행할 수 있다. 질소(N2) 또는 암모니아(NH3) 플라즈마나 질소(N2) 또는 암모니아(NH3) 분위기하여 어닐링 공정을 추가하는 경우, 금속막 패턴(205)의 재료가 텅스텐인 경우는 금속막 패턴(205)의 재료가 질화텅스텐(WN)으로 바뀌며, 티타늄인 경우는 질화티탄(TiN)으로 바뀐다.
상기한 바와 같이 금속막 패턴(205)을 열처리하여 질화텅스텐(WN) 또는 질화티탄(TiN)으로 변화시키는 경우, 상기 금속막 패턴의 상면에 형성하게 될 유전체막과의 산화반응을 방지할 수 있는 잇점이 있다. 그 결과로써 커패시터의 특성이 열화되는 것을 막을 수 있다.
다음으로, 도2g에 도시한 바와 같이 표면이 거칠어진 상기 금속막 패턴(205)의 표면에 유전체막(208)을 형성한 다음, 상기 유전체막(208)의 표면에 금속막(209) 즉 커패시터의 상부전극(209)을 형성함으로써 커패시터의 제조를 완료한다. 상기 유전체막(208)의 재료는 NO 또는 (Ba,Sr)TiO3, Pb(Zr, Ti)O3와 같은 강유전체를 이용하는 것이 바람직하다. 또한 상기 커패시터의 상부전극(209)의 재료는 텅스텐, 알루미늄, 몰리브덴, 백금(Pt), 루테늄(Ru), 이리듐(Ir), RuO2, IrO2,오스뮴(Os), 로듐(Rh), 팔라듐(Pd) 또는 그 합금들로 이루어진 그룹으로부터 선택된 어느 하나를 이용하는 것이 바람직하다.
본 발명은, MIM 구조의 커패시터로써 전압-정전용량 곡선의 대칭성을 얻을 수 있으므로, 커패시터의 전기적인 특성이 좋으며, 실리사이드층을 형성한 후 제거하는 공정을 적용함으로써 커패시터의 하부전극의 유효 표면적을 용이하게 증가시킬 수 있는 잇점이 있다.
Claims (7)
- 반도체 기판에 불순물층을 형성하는 공정과;상기 불순물층 및 상기 반도체 기판의 상면에 층간절연층을 형성하는 공정과;상기 층간절연층을 선택적으로 식각하여 상기 불순물층 상부에 콘택홀을 형성하는 공정과;상기 콘택홀내에 도전성 플러그를 형성하는 공정과;상기 도전성 플러그 상부에 금속막 패턴을 형성하는 공정과;상기 금속막 패턴의 표면에 요철을 형성하는 공정과;상기 금속막 패턴의 표면에 유전체막을 형성하는 공정과;상기 유전체막 상면에 금속막을 형성하는 공정을 포함하는 커패시터 제조방법.
- 제1항에 있어서, 상기 금속막 패턴의 재료는, Ti, Zr, Co, Ni, Mo, W, Pt, Ta, Nb, WN, TiN중의 어느하나인 것을 특징으로 하는 커패시터 제조방법.
- 제2항에 있어서,상기 금속막 패턴의 표면에 요철을 형성하는 공정은,상기 금속막 패턴의 표면에 폴리실리콘층을 형성하는 공정과;상기 폴리실리콘층과 상기 금속막 패턴의 계면에 실리사이드화 반응을 일으켜 실리사이드층을 형성하는 공정과;상기 폴리실리콘층을 제거하는 공정과;상기 실리사이드층을 제거하는 공정을 순차 수행하는 것을 특징으로 하는 커패시터 제조방법.
- 제3항에 있어서, 상기 금속막 패턴의 재료는 텅스텐이고,상기 실리사이드층을 형성하는 공정은, 약 600-1300℃의 온도 범위에서 열처리하는 공정인 것을 특징으로 하는 커패시터 제조방법.
- 제3항에 있어서,상기 실리사이드층을 제거하는 공정 이후에,상기 금속막 패턴을 질소 플라즈마, 암모니아 플라즈마, 질소 분위기 또는 암모니아 분위기에서 어닐링 하는 공정을 추가로 포함하는 것을 특징으로 하는 커패시터 제조방법.
- 제3항에 있어서, 상기 금속막 패턴의 재료는 Ti이고,상기 실리사이드층을 형성하는 공정은 약 500-1100℃의 온도범위에서 열처리하는 공정인 것을 특징으로 하는 커패시터 제조방법.
- 제6항에 있어서,상기 실리사이드층을 제거하는 공정 이후에,상기 금속막 패턴을 질소 플라즈마, 암모니아 플라즈마, 질소 분위기 또는 암모니아 분위기에서 어닐링 하는 공정을 추가로 포함하는 것을 특징으로 하는 커패시터 제조방법.
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