JPH0669518A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0669518A JPH0669518A JP4221079A JP22107992A JPH0669518A JP H0669518 A JPH0669518 A JP H0669518A JP 4221079 A JP4221079 A JP 4221079A JP 22107992 A JP22107992 A JP 22107992A JP H0669518 A JPH0669518 A JP H0669518A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon nitride
- insulating film
- forming
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 膜質の劣化が少なく、リーク特性の優れた窒
化シリコン膜系の絶縁膜を形成する。 【構成】 シリコン基板１上の酸化シリコン膜２上にポ
リシリコン膜を形成し、リンをドープし、次いでポリシ
リコン膜の所定の部分をパターンニングを行い、下層の
ポリシリコン層３を形成する。ポリシリコン層３上に窒
化シリコン膜４を形成する。窒化シリコン膜４上に、ポ
リシリコン膜を全面に形成した後、リンをドープし、次
いでポリシリコン膜の所定の部分をパターンニングを行
い、上層のポリシリコン層５を形成する。酸化シリコン
膜６を全面に被着後、酸化シリコン膜６の緻密化のため
に、１０００℃、Ｎ2雰囲気中で熱処理を行なう。その
後、水素雰囲気中で、９００℃、３０分の熱処理を行な
う。
化シリコン膜系の絶縁膜を形成する。 【構成】 シリコン基板１上の酸化シリコン膜２上にポ
リシリコン膜を形成し、リンをドープし、次いでポリシ
リコン膜の所定の部分をパターンニングを行い、下層の
ポリシリコン層３を形成する。ポリシリコン層３上に窒
化シリコン膜４を形成する。窒化シリコン膜４上に、ポ
リシリコン膜を全面に形成した後、リンをドープし、次
いでポリシリコン膜の所定の部分をパターンニングを行
い、上層のポリシリコン層５を形成する。酸化シリコン
膜６を全面に被着後、酸化シリコン膜６の緻密化のため
に、１０００℃、Ｎ2雰囲気中で熱処理を行なう。その
後、水素雰囲気中で、９００℃、３０分の熱処理を行な
う。
Description
【０００１】
【産業上の利用分野】本発明は窒化シリコン膜を含む容
量絶縁膜を備えた半導体装置の製造方法に関するもので
ある。
量絶縁膜を備えた半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】従来、二つの導電層の間に静電容量を形
成して利用する素子として、ダイナミックＲＡＭ（Rand
om Access Memory）の記憶容量、フローティングゲート
型ＥＥＰＲＯＭ（Electrically Erasableand Programab
le Read Only Memory）の半導体記憶装置を構成するフ
ローティングゲートとコントロールゲートとの結合容
量、アナログ回路の容量等がよく知られている。近年、
半導体集積回路の高集積化に伴い、上記のような静電容
量素子においても微細化の要求が高まりつつある。こう
した静電容量素子の微細化を進めるためには、その面積
を小さくしても、特性上必要な容量値を確保する必要が
ある。そこで、静電容量素子の絶縁膜として従来使用し
ていた酸化シリコン膜に代り、誘電率の大きい窒化シリ
コン膜または、窒化シリコン膜系の絶縁膜（窒化シリコ
ン膜／酸化シリコン膜の２層の積層膜、または酸化シリ
コン膜／窒化シリコン膜／酸化シリコン膜の３層の積層
膜、またはオキシナイトライド膜などの絶縁膜）を用い
ることが提案されている。
成して利用する素子として、ダイナミックＲＡＭ（Rand
om Access Memory）の記憶容量、フローティングゲート
型ＥＥＰＲＯＭ（Electrically Erasableand Programab
le Read Only Memory）の半導体記憶装置を構成するフ
ローティングゲートとコントロールゲートとの結合容
量、アナログ回路の容量等がよく知られている。近年、
半導体集積回路の高集積化に伴い、上記のような静電容
量素子においても微細化の要求が高まりつつある。こう
した静電容量素子の微細化を進めるためには、その面積
を小さくしても、特性上必要な容量値を確保する必要が
ある。そこで、静電容量素子の絶縁膜として従来使用し
ていた酸化シリコン膜に代り、誘電率の大きい窒化シリ
コン膜または、窒化シリコン膜系の絶縁膜（窒化シリコ
ン膜／酸化シリコン膜の２層の積層膜、または酸化シリ
コン膜／窒化シリコン膜／酸化シリコン膜の３層の積層
膜、またはオキシナイトライド膜などの絶縁膜）を用い
ることが提案されている。
【０００３】
【発明が解決しようとする課題】しかしながら、窒化シ
リコン膜系の絶縁膜を使用する静電容量素子では、その
製造方法上、静電容量素子の下層と上層の導電層や、フ
ローティングゲート型半導体記憶装置のフローティング
ゲート電極とコントロールゲート電極として、通常ポリ
シリコン膜等の高融点金属を使用する。このため、窒化
シリコン膜系の絶縁膜の形成後に９００℃〜１０００℃
程度の範囲内の高い温度での熱処理が必要となる。
リコン膜系の絶縁膜を使用する静電容量素子では、その
製造方法上、静電容量素子の下層と上層の導電層や、フ
ローティングゲート型半導体記憶装置のフローティング
ゲート電極とコントロールゲート電極として、通常ポリ
シリコン膜等の高融点金属を使用する。このため、窒化
シリコン膜系の絶縁膜の形成後に９００℃〜１０００℃
程度の範囲内の高い温度での熱処理が必要となる。
【０００４】また、窒化シリコン膜系の絶縁膜として酸
化シリコン膜／窒化シリコン膜／酸化シリコン膜の３層
の積層膜を用いた場合、窒化シリコン膜上の酸化シリコ
ン膜を形成するのに、通常９００℃程度の高温で窒化シ
リコン膜上を酸化する方法が用いられる。この方法で
は、窒化シリコン膜に高温の熱処理を施すことになる。
このため、窒化シリコン膜系の絶縁膜の膜質、特にリー
ク特性が著しく悪化してしまうといった課題を有してい
た。
化シリコン膜／窒化シリコン膜／酸化シリコン膜の３層
の積層膜を用いた場合、窒化シリコン膜上の酸化シリコ
ン膜を形成するのに、通常９００℃程度の高温で窒化シ
リコン膜上を酸化する方法が用いられる。この方法で
は、窒化シリコン膜に高温の熱処理を施すことになる。
このため、窒化シリコン膜系の絶縁膜の膜質、特にリー
ク特性が著しく悪化してしまうといった課題を有してい
た。
【０００５】本発明は、上記の従来の課題を解決するも
ので、ポリシリコン膜等の高融点金属にはさまれた窒化
シリコン膜系の容量絶縁膜からなる容量素子を備えた半
導体装置の製造方法において、窒化シリコン膜系の容量
絶縁膜の膜質の劣化の少ない半導体装置の製造方法の提
供を目的とする。
ので、ポリシリコン膜等の高融点金属にはさまれた窒化
シリコン膜系の容量絶縁膜からなる容量素子を備えた半
導体装置の製造方法において、窒化シリコン膜系の容量
絶縁膜の膜質の劣化の少ない半導体装置の製造方法の提
供を目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、一導電型半導体基
板上に絶縁膜を形成する工程と、前記絶縁膜上に第１の
導電層を形成する工程と、前記第１の導電層上に少なく
とも窒化シリコン膜を含む容量絶縁膜を形成する工程
と、前記容量絶縁膜上に第２の導電層を形成する工程
と、前記容量絶縁膜を形成した後に、水素雰囲気におけ
る熱処理を行なう。
に本発明の半導体装置の製造方法は、一導電型半導体基
板上に絶縁膜を形成する工程と、前記絶縁膜上に第１の
導電層を形成する工程と、前記第１の導電層上に少なく
とも窒化シリコン膜を含む容量絶縁膜を形成する工程
と、前記容量絶縁膜上に第２の導電層を形成する工程
と、前記容量絶縁膜を形成した後に、水素雰囲気におけ
る熱処理を行なう。
【０００７】また、一導電型半導体基板面に、ゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にフローテ
ィングゲート電極を形成する工程と、前記フローティン
グゲート電極上に、少なくとも窒化シリコン膜を含む容
量絶縁膜を形成する工程と、前記容量絶縁膜上にコント
ロールゲート電極を形成する工程と、前記容量絶縁膜を
形成した後に、水素雰囲気における熱処理を行なう。
縁膜を形成する工程と、前記ゲート絶縁膜上にフローテ
ィングゲート電極を形成する工程と、前記フローティン
グゲート電極上に、少なくとも窒化シリコン膜を含む容
量絶縁膜を形成する工程と、前記容量絶縁膜上にコント
ロールゲート電極を形成する工程と、前記容量絶縁膜を
形成した後に、水素雰囲気における熱処理を行なう。
【０００８】
【作用】本発明は、上記の事実に基づいてなされたもの
で、窒化シリコン膜系の容量絶縁膜を形成した後に水素
雰囲気で熱処理を行なうことにより、窒化シリコン膜の
水素含有量を増加させることができる。そのため、電気
伝導度が小さくなり、リーク電流の少ない優れた容量素
子を得ることができるものである。
で、窒化シリコン膜系の容量絶縁膜を形成した後に水素
雰囲気で熱処理を行なうことにより、窒化シリコン膜の
水素含有量を増加させることができる。そのため、電気
伝導度が小さくなり、リーク電流の少ない優れた容量素
子を得ることができるものである。
【０００９】また、窒化シリコン膜系絶縁膜の形成後、
その上にポリシリコン膜のような高融点金属からなる導
電層を形成した後、通常は層間絶縁膜等の工程を行な
う。この場合、層間絶縁膜の緻密化を図るために、容量
絶縁膜である窒化シリコン膜を形成した温度以上の高温
で熱処理が行なわれる。したがって、こうした高温での
熱処理がすべて終了した後に水素雰囲気で熱処理を行な
うことが必要であり、そうすることにより本発明の最大
の効果を得ることができる。
その上にポリシリコン膜のような高融点金属からなる導
電層を形成した後、通常は層間絶縁膜等の工程を行な
う。この場合、層間絶縁膜の緻密化を図るために、容量
絶縁膜である窒化シリコン膜を形成した温度以上の高温
で熱処理が行なわれる。したがって、こうした高温での
熱処理がすべて終了した後に水素雰囲気で熱処理を行な
うことが必要であり、そうすることにより本発明の最大
の効果を得ることができる。
【００１０】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１１】図１は本発明の第１の実施例における半導
体装置の製造工程断面図である。これは上層と下層の二
つのポリシリコン膜に静電容量を形成する場合の製造方
法である。まず、図１（Ａ）に示すようにシリコン基板
１上の酸化シリコン膜２上に公知の気相成長法によりポ
リシリコン膜を全面に形成した後、リンを気相からの熱
拡散によりドープし、次いでポリシリコン膜の所定の部
分を公知のフォトエッチング技術によりパターンニング
を行い、下層のポリシリコン層３を形成する。この時、
リンを気相からの熱拡散は温度１０００℃で行い、約２
×１０20ｃｍ-3の不純物濃度を導入する。
体装置の製造工程断面図である。これは上層と下層の二
つのポリシリコン膜に静電容量を形成する場合の製造方
法である。まず、図１（Ａ）に示すようにシリコン基板
１上の酸化シリコン膜２上に公知の気相成長法によりポ
リシリコン膜を全面に形成した後、リンを気相からの熱
拡散によりドープし、次いでポリシリコン膜の所定の部
分を公知のフォトエッチング技術によりパターンニング
を行い、下層のポリシリコン層３を形成する。この時、
リンを気相からの熱拡散は温度１０００℃で行い、約２
×１０20ｃｍ-3の不純物濃度を導入する。
【００１２】次に、図１（Ｂ）に示すようポリシリコン
層３上に窒化シリコン膜４を形成する。窒化シリコン膜
４の形成は、ジクロルシラン（ＳｉＨ2Ｃl2）とアンモ
ニア（ＮＨ3）との化学反応に基づく減圧気相成長法に
よって行う。その成長条件はガス流量比をＮＨ3／Ｓｉ
Ｈ2Ｃl2＝５，温度７５０℃で行ない、膜厚が２５ｎｍ
になるように形成した。
層３上に窒化シリコン膜４を形成する。窒化シリコン膜
４の形成は、ジクロルシラン（ＳｉＨ2Ｃl2）とアンモ
ニア（ＮＨ3）との化学反応に基づく減圧気相成長法に
よって行う。その成長条件はガス流量比をＮＨ3／Ｓｉ
Ｈ2Ｃl2＝５，温度７５０℃で行ない、膜厚が２５ｎｍ
になるように形成した。
【００１３】次に、図１（Ｃ）に示すように窒化シリコ
ン膜４上に、公知の気相成長法によりポリシリコン膜を
全面に形成した後、リンを気相からの熱拡散によりドー
プし、次いでポリシリコン膜の所定の部分を公知のフォ
トエッチング技術によりパターンニングを行い、上層の
ポリシリコン層５を形成しする。この時、リンを気相か
らの熱拡散は温度１０００℃で行い、約２×１０20ｃｍ
-3の不純物濃度を導入する。
ン膜４上に、公知の気相成長法によりポリシリコン膜を
全面に形成した後、リンを気相からの熱拡散によりドー
プし、次いでポリシリコン膜の所定の部分を公知のフォ
トエッチング技術によりパターンニングを行い、上層の
ポリシリコン層５を形成しする。この時、リンを気相か
らの熱拡散は温度１０００℃で行い、約２×１０20ｃｍ
-3の不純物濃度を導入する。
【００１４】次いで、図１（Ｄ）に示すように公知の気
相成長法により、酸化シリコン膜６を全面に被着後、酸
化シリコン膜６のち密化の為に、１０００℃、Ｎ2雰囲
気中で熱処理を行なう。その後、水素雰囲気中で、９０
０℃、３０分の熱処理を行ない図１（Ｄ）に示すごとき
静電容量素子を作製することができる。
相成長法により、酸化シリコン膜６を全面に被着後、酸
化シリコン膜６のち密化の為に、１０００℃、Ｎ2雰囲
気中で熱処理を行なう。その後、水素雰囲気中で、９０
０℃、３０分の熱処理を行ない図１（Ｄ）に示すごとき
静電容量素子を作製することができる。
【００１５】以上のごとくして得られた静電容量素子の
リーク特性を図２に示す。横軸は印加電界、縦軸はリー
ク電流を示している。図２に示すように、本発明の製造
方法により作製された容量素子のリーク特性（実線７）
は、水素熱処理を行なわない場合（破線８）に比べリー
ク特性が非常に優れていることがわかる。
リーク特性を図２に示す。横軸は印加電界、縦軸はリー
ク電流を示している。図２に示すように、本発明の製造
方法により作製された容量素子のリーク特性（実線７）
は、水素熱処理を行なわない場合（破線８）に比べリー
ク特性が非常に優れていることがわかる。
【００１６】本発明者の研究によれば、窒化シリコン膜
４形成後の高温熱処理による膜質の悪化は熱処理条件に
強く依存しており、窒化シリコン膜４形成後に行なう高
温熱処理の温度が窒化シリコン膜４の形成温度以下であ
れば膜質が悪化することはほとんどないが、窒化シリコ
ン膜４の形成温度以上になると膜質の悪化、特にリーク
電流の増加が起こる。
４形成後の高温熱処理による膜質の悪化は熱処理条件に
強く依存しており、窒化シリコン膜４形成後に行なう高
温熱処理の温度が窒化シリコン膜４の形成温度以下であ
れば膜質が悪化することはほとんどないが、窒化シリコ
ン膜４の形成温度以上になると膜質の悪化、特にリーク
電流の増加が起こる。
【００１７】また膜質が悪化する度合は特に窒化シリコ
ン膜４に含まれる水素、特にＳｉ−Ｈ結合の含有量と関
係がある。すなわち、Ｓｉ−Ｈ結合が多い窒化シリコン
膜４をその窒化シリコン膜４を成長した温度以上の高温
で熱処理を行なうことによってＳｉ−Ｈ結合が切断さ
れ、膜内部に不安定なトラップが増大する。そのため、
窒化シリコン膜４の電気伝導度は増大し、リーク電流が
増加することが判明した。すなわち、窒化シリコン膜４
形成後の高温熱処理による膜質の悪化は、主として窒化
シリコン膜４形成時の水素含有量に大きく依存する。
ン膜４に含まれる水素、特にＳｉ−Ｈ結合の含有量と関
係がある。すなわち、Ｓｉ−Ｈ結合が多い窒化シリコン
膜４をその窒化シリコン膜４を成長した温度以上の高温
で熱処理を行なうことによってＳｉ−Ｈ結合が切断さ
れ、膜内部に不安定なトラップが増大する。そのため、
窒化シリコン膜４の電気伝導度は増大し、リーク電流が
増加することが判明した。すなわち、窒化シリコン膜４
形成後の高温熱処理による膜質の悪化は、主として窒化
シリコン膜４形成時の水素含有量に大きく依存する。
【００１８】本実施例では、静電容量絶縁膜として窒化
シリコン膜４の単層膜を用いた場合について示したが、
静電容量絶縁膜として、窒化シリコン膜／酸化シリコン
膜の２層の積層膜、または酸化シリコン膜／窒化シリコ
ン膜／酸化シリコン膜の３層の積層膜、またはオキシナ
イトライド膜などの窒化シリコン膜系の絶縁膜を用いた
場合についても同様の効果があることは言うまでもな
い。
シリコン膜４の単層膜を用いた場合について示したが、
静電容量絶縁膜として、窒化シリコン膜／酸化シリコン
膜の２層の積層膜、または酸化シリコン膜／窒化シリコ
ン膜／酸化シリコン膜の３層の積層膜、またはオキシナ
イトライド膜などの窒化シリコン膜系の絶縁膜を用いた
場合についても同様の効果があることは言うまでもな
い。
【００１９】図３は本発明の第２の実施例における半導
体装置の製造工程断面図である。本発明はフローティン
グゲート型半導体記憶装置のフローティングゲートとコ
ントロールゲートの結合容量を形成する場合の製造方法
である。
体装置の製造工程断面図である。本発明はフローティン
グゲート型半導体記憶装置のフローティングゲートとコ
ントロールゲートの結合容量を形成する場合の製造方法
である。
【００２０】まず、図３（Ａ）に示すようにＰ型のシリ
コン基板９上に、酸化シリコン膜１０を５０ｎｍ形成
し、さらに窒化シリコン膜１１を１００ｎｍ形成した
後、素子分離のための所定の部分を公知のフォトエッチ
ング技術によりエッチングを行なう。
コン基板９上に、酸化シリコン膜１０を５０ｎｍ形成
し、さらに窒化シリコン膜１１を１００ｎｍ形成した
後、素子分離のための所定の部分を公知のフォトエッチ
ング技術によりエッチングを行なう。
【００２１】次いで、図３（Ｂ）に示すように通常の熱
酸化によってフィールド酸化膜１２を７００ｎｍ程度形
成する。
酸化によってフィールド酸化膜１２を７００ｎｍ程度形
成する。
【００２２】次に、図３（Ｃ）に示すように窒化シリコ
ン膜１１とその下の酸化シリコン膜１０を順次エッチン
グしてＰ型シリコン基板９を露出させる。その後、通常
の熱酸化法により酸化シリコン膜１３を３０ｎｍ形成す
る。その後酸化シリコン膜１３上にリンを約２×１０20
ｃｍ-3程度ドープしたポリシリコン膜を公知の気相成長
法によって約３００ｎｍ形成させ、その後フォトエッチ
ング技術によりポリシリコン膜１４よりなるフローティ
ングゲート電極をパターンニングする。次に、再度酸化
処理を施し、ポリシリコン膜１４なるフローティングゲ
ート電極上に酸化シリコン膜１５を形成する。本実施例
では、１０００℃、酸素雰囲気中で、酸化して実施し、
その膜厚を２０ｎｍとなるようにした。その後、酸化シ
リコン１５上に窒化シリコン膜１６を形成する。窒化シ
リコン膜１６の形成は、ジクロルシラン（ＳｉＨ2Ｃ
l2）とアンモニ ア（ＮＨ3）との化学反応に基づく減圧
気相成長法によって、ガス流量比がＮＨ3／ＳｉＨ2Ｃl2
＝５，温度７５０℃の条件下で行ない、膜厚が２０ｎｍ
になるように形成した。その後、窒化シリコン膜１６の
表面上を酸化し、窒化シリコン膜１６上に酸化シリコン
膜１７を形成する。本実施例では、９００℃、水蒸気雰
囲気中で酸化し、膜厚を３ｎｍとした。次に、酸化シリ
コン膜１７上に、リンを約２×１０20ｃｍ-3程度ドープ
したポリシリコン膜１８を公知の気相成長法によって約
４００ｎｍ成長させる。
ン膜１１とその下の酸化シリコン膜１０を順次エッチン
グしてＰ型シリコン基板９を露出させる。その後、通常
の熱酸化法により酸化シリコン膜１３を３０ｎｍ形成す
る。その後酸化シリコン膜１３上にリンを約２×１０20
ｃｍ-3程度ドープしたポリシリコン膜を公知の気相成長
法によって約３００ｎｍ形成させ、その後フォトエッチ
ング技術によりポリシリコン膜１４よりなるフローティ
ングゲート電極をパターンニングする。次に、再度酸化
処理を施し、ポリシリコン膜１４なるフローティングゲ
ート電極上に酸化シリコン膜１５を形成する。本実施例
では、１０００℃、酸素雰囲気中で、酸化して実施し、
その膜厚を２０ｎｍとなるようにした。その後、酸化シ
リコン１５上に窒化シリコン膜１６を形成する。窒化シ
リコン膜１６の形成は、ジクロルシラン（ＳｉＨ2Ｃ
l2）とアンモニ ア（ＮＨ3）との化学反応に基づく減圧
気相成長法によって、ガス流量比がＮＨ3／ＳｉＨ2Ｃl2
＝５，温度７５０℃の条件下で行ない、膜厚が２０ｎｍ
になるように形成した。その後、窒化シリコン膜１６の
表面上を酸化し、窒化シリコン膜１６上に酸化シリコン
膜１７を形成する。本実施例では、９００℃、水蒸気雰
囲気中で酸化し、膜厚を３ｎｍとした。次に、酸化シリ
コン膜１７上に、リンを約２×１０20ｃｍ-3程度ドープ
したポリシリコン膜１８を公知の気相成長法によって約
４００ｎｍ成長させる。
【００２３】次に、図３（Ｄ）に示すように、公知のフ
ォトエッチング技術により、ポリシリコン膜１８、酸化
シリコン膜１７、窒化シリコン膜１６、酸化シリコン膜
１５、ポリシリコン膜１４、酸化シリコン膜１３の所定
の部分を残すように順次エッチングし、フローティング
ゲート型半導体記憶装置のゲート構造を形成する。次い
でこのゲートとフィールド酸化膜１２をマスクにして砒
素イオンを５０ｋｅＶで４×１０15ｃｍ-2打ち込み、ソ
ース領域およびドレイン領域のＮ型拡散層１９，２０を
形成する。次に、酸化シリコン膜２１を全面に気相成長
させた後、ソース領域およびドレイン領域の不純物の活
性化と酸化シリコン膜２２の緻密化のために、１０００
℃の窒素雰囲気中で２０分熱処理を行なう。その後、水
素雰囲気中の熱処理を行なうが、本実施例では、９００
℃、３０分の水素熱処理を行なった。
ォトエッチング技術により、ポリシリコン膜１８、酸化
シリコン膜１７、窒化シリコン膜１６、酸化シリコン膜
１５、ポリシリコン膜１４、酸化シリコン膜１３の所定
の部分を残すように順次エッチングし、フローティング
ゲート型半導体記憶装置のゲート構造を形成する。次い
でこのゲートとフィールド酸化膜１２をマスクにして砒
素イオンを５０ｋｅＶで４×１０15ｃｍ-2打ち込み、ソ
ース領域およびドレイン領域のＮ型拡散層１９，２０を
形成する。次に、酸化シリコン膜２１を全面に気相成長
させた後、ソース領域およびドレイン領域の不純物の活
性化と酸化シリコン膜２２の緻密化のために、１０００
℃の窒素雰囲気中で２０分熱処理を行なう。その後、水
素雰囲気中の熱処理を行なうが、本実施例では、９００
℃、３０分の水素熱処理を行なった。
【００２４】最後に、図３（Ｅ）に示すように、酸化シ
リコン膜２１を公知のフォトエッチング技術により、コ
ンタクト孔を開孔し、アルミニウム電極２２を形成し、
図３（Ｅ）に示すごときフローティングゲート型の半導
体記憶装置を作製することができる。
リコン膜２１を公知のフォトエッチング技術により、コ
ンタクト孔を開孔し、アルミニウム電極２２を形成し、
図３（Ｅ）に示すごときフローティングゲート型の半導
体記憶装置を作製することができる。
【００２５】図４は以上説明した工程を経て製造された
フローティングゲート型の半導体記憶装置の記憶保持特
性図で、縦軸はしきい値電圧、横軸は記憶保持時間を表
わしている。図４において、実線２３は本実施例による
半導体記憶装置の記憶保持特性であり、破線２４は従来
の半導体記憶装置の記憶保持特性である。両者を比較す
ると、明らかに本実施例による場合の方がしきい値電圧
の保持時間が長く、記憶保持特性が優れていることがわ
かる。
フローティングゲート型の半導体記憶装置の記憶保持特
性図で、縦軸はしきい値電圧、横軸は記憶保持時間を表
わしている。図４において、実線２３は本実施例による
半導体記憶装置の記憶保持特性であり、破線２４は従来
の半導体記憶装置の記憶保持特性である。両者を比較す
ると、明らかに本実施例による場合の方がしきい値電圧
の保持時間が長く、記憶保持特性が優れていることがわ
かる。
【００２６】以上、フローティングゲート型半導体記憶
装置のポリシリコン膜間の層間絶縁膜として、酸化シリ
コン膜／窒化シリコン膜／酸化シリコン膜の３層膜を用
いた場合について説明したが、窒化シリコン膜単層膜、
窒化シリコン膜／酸化シリコン膜の２層膜、またはオキ
シナイトライド膜等の絶縁膜を使用しても同様の効果が
得られることは言うまでもない。
装置のポリシリコン膜間の層間絶縁膜として、酸化シリ
コン膜／窒化シリコン膜／酸化シリコン膜の３層膜を用
いた場合について説明したが、窒化シリコン膜単層膜、
窒化シリコン膜／酸化シリコン膜の２層膜、またはオキ
シナイトライド膜等の絶縁膜を使用しても同様の効果が
得られることは言うまでもない。
【００２７】さらに、図３の酸化シリコン膜１３の一
部、もしくは全面にトンネル媒体となりうる薄い絶縁膜
を備えた半導体記憶装置の場合でも同様の効果が得られ
ることは言うまでもない。
部、もしくは全面にトンネル媒体となりうる薄い絶縁膜
を備えた半導体記憶装置の場合でも同様の効果が得られ
ることは言うまでもない。
【００２８】
【発明の効果】以上のように本発明は、ポリシリコン膜
等の高融点金属にはさまれた窒化シリコン膜系の絶縁膜
からなる容量素子を備えた半導体装置の製造方法におい
て、窒化シリコン膜系の絶縁膜を形成したあとに高温水
素熱処理をもうけることにより、窒化シリコン膜系の絶
縁膜の膜質の劣化の低減化が実現でき、窒化シリコン膜
系の絶縁膜を用いた容量素子を備えた半導体装置の高信
頼性化、高集積化に大きく寄与するものである。
等の高融点金属にはさまれた窒化シリコン膜系の絶縁膜
からなる容量素子を備えた半導体装置の製造方法におい
て、窒化シリコン膜系の絶縁膜を形成したあとに高温水
素熱処理をもうけることにより、窒化シリコン膜系の絶
縁膜の膜質の劣化の低減化が実現でき、窒化シリコン膜
系の絶縁膜を用いた容量素子を備えた半導体装置の高信
頼性化、高集積化に大きく寄与するものである。
【図１】本発明の第１の実施例における容量素子の工程
断面図
断面図
【図２】本発明の第１の実施例による容量素子のリーク
特性図
特性図
【図３】本発明の第２の実施例によるフローティングゲ
ート型半導体記憶装置の工程断面図
ート型半導体記憶装置の工程断面図
【図４】本発明の第２の実施例によるフローティングゲ
ート型半導体記憶装置の記憶保持特性図
ート型半導体記憶装置の記憶保持特性図
１ シリコン基板 ２ 酸化シリコン膜 ３ ポリシリコン膜（下層導電層） ４ 窒化シリコン膜（窒化シリコン膜を含む絶縁膜） ５ ポリシリコン膜（上層導電層） ６ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 27/115 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (3)
- 【請求項１】一導電型半導体基板上に絶縁膜を形成する
工程と、前記絶縁膜上に第１の導電層を形成する工程
と、前記第１の導電層上に少なくとも窒化シリコン膜を
含む容量絶縁膜を形成する工程と、前記容量絶縁膜上に
第２の導電層を形成する工程と、前記容量絶縁膜を形成
した後に、水素雰囲気における熱処理を行なうことを特
徴とする半導体装置の製造方法。 - 【請求項２】一導電型半導体基板面に、ゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上にフローティング
ゲート電極を形成する工程と、前記フローティングゲー
ト電極上に、少なくとも窒化シリコン膜を含む容量絶縁
膜を形成する工程と、前記容量絶縁膜上にコントロール
ゲート電極を形成する工程と、前記容量絶縁膜を形成し
た後に、水素雰囲気における熱処理を行なうことを特徴
とする半導体装置の製造方法。 - 【請求項３】前記水素雰囲気中における熱処理の温度
が、窒化シリコン膜の形成温度以上の温度であることを
特徴とする請求項１，２に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221079A JPH0669518A (ja) | 1992-08-20 | 1992-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4221079A JPH0669518A (ja) | 1992-08-20 | 1992-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669518A true JPH0669518A (ja) | 1994-03-11 |
Family
ID=16761162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4221079A Pending JPH0669518A (ja) | 1992-08-20 | 1992-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669518A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111952317A (zh) * | 2020-08-04 | 2020-11-17 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| US10948078B2 (en) | 2016-09-09 | 2021-03-16 | Denso Corporation | Shift range control device |
-
1992
- 1992-08-20 JP JP4221079A patent/JPH0669518A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10948078B2 (en) | 2016-09-09 | 2021-03-16 | Denso Corporation | Shift range control device |
| CN111952317A (zh) * | 2020-08-04 | 2020-11-17 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| CN111952317B (zh) * | 2020-08-04 | 2024-04-09 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3600326B2 (ja) | 不揮発性半導体メモリ装置およびその製造方法 | |
| JP3396131B2 (ja) | 半導体装置およびその製造方法 | |
| US20060275991A1 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| US5364813A (en) | Stacked DRAM poly plate capacitor | |
| JPH0774317A (ja) | 半導体装置の製造方法 | |
| JPH09321239A (ja) | 半導体集積回路装置の製造方法 | |
| JP2816192B2 (ja) | 半導体装置の製造方法 | |
| KR960012573B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPS6235268B2 (ja) | ||
| JP2820065B2 (ja) | 半導体装置の製造方法 | |
| JP3247242B2 (ja) | 半導体装置の製造方法 | |
| KR20020002266A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| JP3105288B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0669518A (ja) | 半導体装置の製造方法 | |
| JPH0454390B2 (ja) | ||
| JP2000082803A (ja) | 半導体装置の製造方法 | |
| JP2880039B2 (ja) | 半導体装置の製造方法 | |
| JPH07147339A (ja) | 半導体装置の製造方法 | |
| JPH0974170A (ja) | 半導体装置の製造方法 | |
| KR950003225B1 (ko) | 절연막의 제조 방법 | |
| JPH06125052A (ja) | 半導体記憶装置の製造方法 | |
| JPS632375A (ja) | 半導体記憶装置の製造方法 | |
| JP2861025B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR100395903B1 (ko) | 반도체장치의커패시터제조방법 | |
| JPH07335768A (ja) | 半導体素子におけるキャパシタ絶縁膜の製造方法 |