CN111952317A - 三维存储器及其制备方法 - Google Patents
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Abstract
本发明提供一种三维存储器及其制备方法。三维存储器的制备方法包括：提供半导体器件；采用第一温度对所述半导体器件进行第一热处理，以使所述半导体器件致密化释放应力，其中，所述半导体器件进行第一热处理的时间为第一时间；在进行第一热处理后的所述半导体器件上形成沟道孔。本发明解决了由于半导体器件上的应力不均匀，在半导体器件上形成沟道孔之后，会对沟道孔的侧壁形成损坏，进而影响三维存储器的电性能的技术问题。
Description
技术领域
本发明涉及半导体器件技术领域，特别涉及一种三维存储器及其制备方法。
背景技术
反及存储器(NAND)是一种比硬盘驱动器更好的存储设备，具有功耗低、质量轻等优点，其中，三维(3D)结构的NAND存储器是将存储单元三维地布置在衬底之上而具有集成密度高、存储容量大，从而在电子产品中得到了更广泛的应用。
传统的半导体器件在制成三维存储器之前，需要在半导体器件上形成沟道孔，然而由于半导体器件上的应力不均匀，在半导体器件上形成沟道孔之后，会对沟道孔的侧壁形成损坏，进而影响三维存储器的电性能。
发明内容
本发明的目的在于提供一种三维存储器及其制备方法，以解决由于半导体器件上的应力不均匀，在半导体器件上形成沟道孔之后，会对沟道孔的侧壁形成损坏，进而影响三维存储器的电性能的技术问题。
本发明提供一种三维存储器的制备方法，包括：
提供半导体器件；
采用第一温度对所述半导体器件进行第一热处理，以使所述半导体器件致密化释放应力，其中，所述半导体器件进行第一热处理的时间为第一时间；
在进行第一热处理后的所述半导体器件上形成沟道孔。
其中，在采用第一温度对所述半导体器件进行第一热处理之前，所述制备方法还包括：
采用第二温度对所述半导体器件进行第二热处理，以使所述半导体器件上的氢键断裂，其中，所述半导体器件进行第二热处理的时间为第二时间。
其中，对所述半导体器件进行第一热处理的次数为多次。
其中，所述第一温度小于所述第二温度，所述第一时间大于所述第二时间。
其中，所述第一温度为900℃-950℃，所述第一时间为60分钟-220分钟。
其中，所述第二温度为1000℃-1080℃，所述第二时间为5秒-10秒。
其中，所述半导体器件包括衬底与设于所述衬底上的堆叠结构，所述堆叠结构为绝缘层与栅极牺牲层交替层叠的叠层，所述沟道孔贯穿于所述堆叠结构，且所述沟道孔露出所述衬底。
其中，所述绝缘层为二氧化硅层，所述栅极牺牲层为氮化硅层。
其中，在所述半导体器件上形成沟道孔后，所述制备方法还包括：
在所述沟道孔内形成外延结构；
在所述沟道孔的侧壁上形成电荷存储层；
在所述电荷存储层与所述外延结构上形成沟道层。
其中，所述第二热处理包括热退火。
本发明提供一种三维存储器，所述三维存储器由上述的制备方法制成。
综上所述，本申请在半导体器件形成沟道孔之前，对半导体器件进行了第一热处理，可以使得半导体器件致密化，半导体器件上的应力释放，应力释放的半导体器件在形成沟道孔之后，沟道孔的侧壁不会损坏，在半导体器件形成三维存储器之后，有利于提高三维存储器的电性能。本申请解决了半导体器件上的应力不均匀，在半导体器件上形成沟道孔之后，沟道孔的侧壁形成损坏，侧壁损坏的半导体器件在形成三维存储器之后，三维存储器的电性能受到影响的技术问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的一种三维存储器的制备方法的工艺流程图；
图2是图1中的半导体器件的结构示意图；
图3是在图2中的半导体器件上形成沟道孔的结构示意图；
图4是在图3中的沟道孔中形成外延结构的示意图；
图5是在图4中的沟道孔的侧壁上形成电荷存储层的结构示意图；
图6是在图5中的电荷存储层与外延结构上形成沟道层的结构示意图；
图7是空白处理的半导体器件的结构示意图；
图8是采用第一热处理和第二热处理对半导体器件进行处理后的半导体器件的第一种结构示意图；
图9是采用第一热处理和第二热处理对半导体器件进行处理后的半导体器件的第二种结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在描述本发明的实施例之前，首先描述传统的三维存储器的制备方法。其过程一般包括：提供半导体器件10，该半导体器件10较疏松，半导体器件10上的应力不均匀，在该半导体器件10上形成沟道孔20之后，沟道孔20的侧壁将受到损坏，侧壁损坏的半导体器件10在形成三维存储器之后，三维存储器的电性能将受到影响。
基于上述问题，本发明提供一种三维存储器的制备方法。请参阅图1，图1为本发明提供的一种三维存储器的制备方法的流程图。本申请采用第一温度对所述半导体器件10进行第一热处理，在进行第一热处理后的所述半导体器件10上形成沟道孔20。对半导体器件10进行第一热处理之后，半导体器件10致密化，半导体器件10上的应力释放，应力释放的半导体器件10在形成沟道孔20之后，沟道孔20的侧壁不会损坏，在半导体器件10形成三维存储器之后，有利于提高三维存储器的电性能。所述三维存储器的制备方法包括S1、S2、S3。S1、S2、S3详细介绍如下。
S1，请参阅图2，提供半导体器件10。
S2，采用第一温度对所述半导体器件10进行第一热处理以使所述半导体器件10致密化释放应力，其中，所述半导体器件10进行第一热处理的时间为第一时间。可以理解的是，第一热处理包括炉管加热。
S3，请参阅图3，在进行第一热处理后的所述半导体器件10上形成沟道孔20。
本申请中，在半导体器件10形成沟道孔20之前，对半导体器件10进行了第一热处理，可以使得半导体器件10致密化，半导体器件10上的应力释放，应力释放的半导体器件10在形成沟道孔20之后，沟道孔20的侧壁不会损坏，在半导体器件10形成三维存储器之后，有利于提高三维存储器的电性能。本申请解决了半导体器件10上的应力不均匀，在半导体器件10上形成沟道孔20之后，沟道孔20的侧壁形成损坏，侧壁损坏的半导体器件10在形成三维存储器之后，三维存储器的电性能受到影响的技术问题。
步骤S1中，所述半导体器件10包括衬底101与设于所述衬底101上的堆叠结构102，所述堆叠结构102为绝缘层102a与栅极牺牲层102b交替层叠的叠层，所述沟道孔20贯穿于所述堆叠结构102，且所述沟道孔20露出所述衬底101。可以理解的是，栅极牺牲层102b的应力比绝缘层102a的应力大，栅极牺牲层102b的应力释放会造成沟道孔20的侧壁在栅极牺牲层102b处的损伤，在后期的工艺中栅极牺牲层102b被金属替换而作为栅极层时，仍然会形成栅极层的损伤，进而影响三维存储器的电性能。本申请通过对半导体器件10进行第一热处理，即对绝缘层102a与栅极牺牲层102b进行第一热处理，将栅极牺牲层102b的应力释放，同时也可以对绝缘层102a的应力进行释放，将绝缘层102a与栅极牺牲层102b进行致密化，避免在形成沟道孔20的过程中，沟道孔20的侧壁在栅极牺牲层102b处的损伤，进而后期形成的三维存储器的电性能不会受到影响。
在一个具体的实施例中，衬底101的材质例如为硅，当然还可以为其他含硅的衬底101，例如绝缘体上有硅(Silicon On Insulator，SOI)、SiGe、Si:C等，该衬底101内可通过离子注入等工艺形成了器件所需的p-型/n-型或深或浅的各种势阱。
在一个具体的实施例中，绝缘层102a为氧化硅层，栅极牺牲层102b为氮化硅层。即绝缘层102a的材质为氧化硅，栅极牺牲层102b的材质为氮化硅。绝缘层102a和栅极牺牲层102b可以采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(AtomicLayer Deposition，ALD)或其他合适的沉积方法，依次在衬底101上交替沉积。
具体的，氮化硅材质的栅极牺牲层102b的应力比氧化硅材质的绝缘层102a的应力大，在沟道孔20形成的过程中，氮化硅材质的栅极牺牲层102b的应力释放会造成沟道孔20的侧壁在栅极牺牲层102b的损伤，在后期的工艺中栅极牺牲层102b被金属替换而作为栅极层时，仍然会形成栅极层的损伤，进而影响三维存储器的电性能。本申请对半导体器件10进行第一热处理，即对氮化硅材质的栅极牺牲层102b和氧化硅材质的绝缘层102a进行热处理，会将氮化硅材质的栅极牺牲层102b的应力释放，同时也可以对氧化硅材质的绝缘层102a的应力进行释放，将氮化硅材质的栅极牺牲层102b和氧化硅材质的绝缘层102a进行致密化，避免在形成沟道孔20的过程中，沟道孔20的侧壁在氮化硅材质的栅极牺牲层102b处的损伤，进而后期形成的三维存储器的电性能不会受到影响。
本实施例中，堆叠结构102以N/O(氧化硅作为绝缘层102a，氮化硅作为栅极牺牲层102b)的2层堆叠结构102。当然，本发明的堆叠结构102并不仅仅局限于上述的2层结构，还可以为其他不同于2层的多层结构，具体以实际的需求设置。绝缘层102a还可以为氮氧化硅等，栅极牺牲层102b还可以为无定型硅、多晶硅、氧化铝等。沟道孔20贯穿堆叠结构102到达衬底101。
在一个具体的实施例中，对所述半导体器件10进行第一热处理的次数为多次。本申请对半导体器件10进行第一热处理的次数越多，可以使得半导体器件10更加致密化，半导体器件10上的应力释放效果更好，应力释放的半导体器件10在形成沟道孔20之后，沟道孔20的侧壁不会损坏，在半导体器件10形成三维存储器之后，有利于提高三维存储器的电性能。
可以理解的是，在进行一次第一热处理之后，可以将半导体器件10的温度降低到小于第一温度，然后升温对半导体器件10进行下一次的第一热处理，或者可以将半导体器件10的温度降低至常温，然后进行下一次的第一热处理。
可以理解的是，对半导体器件10进行的多次第一热处理的第一时间可以不同，或者多次进行的第一热处理的第一温度不同，或者多次进行的第一热处理的第一时间与第一温度均不同。
本申请中，在采用第一温度对所述半导体器件10进行第一热处理之前，所述制备方法还包括：
采用第二温度对所述半导体器件10进行第二热处理，以使所述半导体器件10上的氢键断裂，其中，所述半导体器件10进行第二热处理的时间为第二时间。可以理解的是，第二热处理包括热退火。热退火可以为快速热退火。
具体的，为了避免第一热处理对半导体器件10直接处理所导致的半导体器件10的翘曲，本申请在对半导体器件10进行第一热处理之前，还对半导体器件10进行了第二热处理。可以理解的是，第二热处理可以使得半导体器件10上的氢键断裂，进而在半导体器件10进行第二热处理之后，在对半导体器件10进行第一热处理时，可以很大程度上减少半导体器件10的翘曲或者不会发生半导体器件10的翘曲。
在一个具体的实施例中，所述第一温度小于所述第二温度，所述第一时间大于所述第二时间。
也就是说，第二温度较大，第二时间较短，较大的第二温度和较短的第二时间可以使得半导体器件10上的氢键快速断裂，进而后续可以很大程度上减少半导体器件10的翘曲，或者不会发生半导体器件10的翘曲。第一温度较小，第一时间较长，较小的第一温度和较长的第一时间可以使得半导体器件10致密化，半导体器件10上的应力释放，应力释放的半导体器件10在形成沟道孔20之后，沟道孔20的侧壁不会损坏，在半导体器件10形成三维存储器之后，有利于提高三维存储器的电性能。
在一个具体的实施例中，所述第一温度为900℃-950℃，所述第一时间为60分钟-220分钟。第一热处理采用的该第一温度范围和第一时间范围可以使得半导体器件10致密化，半导体器件10释放应力。
在一个具体的实施例中，所述第二温度为1000℃-1080℃，所述第二时间为5秒-10秒。第二热处理的该第二温度范围和第二时间范围可以使得半导体器件10上的氢键快速断裂，进而后续可以很大程度上减少半导体器件10的翘曲，或者不会发生半导体器件10的翘曲。在一个具体的实施例中，在所述半导体器件10上形成沟道孔20后，所述制备方法还包括：
请参阅图4，在所述沟道孔20内形成外延结构30。
请参阅图5，在所述沟道孔20的侧壁上形成电荷存储层40。
请参阅图6，在所述电荷存储层40与所述外延结构30上形成沟道层50。
在申请中，电荷存储层40包括沿沟道孔20的侧壁向孔中心的阻挡绝缘层、电荷捕获层和隧穿绝缘层。由于阻挡绝缘层和隧穿绝缘层的示例性材料为氧化硅，电荷捕获层的示例性材料为氮化硅，沟道层50的示例性材料为多晶硅。因此，电荷存储层40与沟道层50形成了多晶硅-氧化硅-氮化硅-氧化硅(SONO)的叠层结构。可以理解的是，这些层可以选择其他材料。电荷存储层40、沟道层50的形成方式可以通过常用的原子层沉积工艺(AtomicLayer Deposition，ALD)、化学气相沉积(Chemical Vapor Deposition，CVD)等来沉积。
在一个具体的实施例中，若半导体器件10进行参考热处理，如采用650℃的加热温度，10分钟的加热时间对半导体器件10进行热处理，虽然可以使得半导体器件10上气体(如水汽和有机物)进行释放，但是会使得半导体器件10上的沟道孔20发生损坏，形成如图7的裂纹A。若采用第二温度中的任一温度，第二时间中的任一时间，对半导体器件10进行第二热处理，然后采用第一温度中的任一温度，第一时间中的任一时间对半导体器件10进行第一热处理，最后再次采用第一温度中的任一温度，第一时间中的任一时间对半导体器件10进行第一热处理，可以使得半导体器件10不仅不发生翘曲，而且使得半导体器件10致密化(图8)，在后续形成三维存储器之后，三维存储器的电性能较好。若采用第二温度中的任一温度，第二时间中的任一时间，对半导体器件10进行第二热处理，然后采用第一温度中的任一温度，第一时间中的任一时间对半导体器件10进行第一热处理，可以使得半导体器件10不仅不发生翘曲，或者几乎不改变半导体器件10的翘曲度，而且使得半导体器件10致密化(图9)，在后续形成三维存储器之后，三维存储器的电性能较好。
根据图8和图9可以得出，对半导体器件10进行一次第一热处理之后，就可以使得半导体器件10致密化，对半导体器件10进行多次第一热处理，可以使得半导体器件10进一步致密化。
以上描述了本发明实施例的制备三维存储器的方法，本发明实施例还提供了一种三维存储器，该三维存储器可以使用但不限于使用上述制备方法来制备。图6是示出本发明实施例的三维存储器的示意图。
由上述方法制备的半导体器件10致密化，半导体器件10上的应力释放，三维存储器的电性能较好。
具体的，三维存储器包括：
半导体器件10，半导体器件10包括衬底101与设于衬底101上的堆叠结构102，堆叠结构102上形成有沟道孔20，沟道孔20露出所述衬底101。堆叠结构102为绝缘层102a与栅极牺牲层102b交替层叠的叠层。绝缘层102a可以由氧化硅构成，栅极牺牲层102b可以由氮化硅构成。
外延结构30，外延结构30形成在沟道孔20内。
电荷存储层40，电荷存储层40形成在沟道孔20的侧壁上。
沟道层50，沟道层50形成在所述电荷存储层40与所述外延结构30上。
本申请中，半导体器件10进行了第一热处理，使得半导体器件10致密化，半导体器件10上的应力释放，应力释放的半导体器件10在形成沟道孔20之后，沟道孔20的侧壁不会损坏，在半导体器件10形成三维存储器之后，有利于提高三维存储器的电性能。半导体器件10还可以进行第二热处理，可以使得半导体器件10上的氢键快速断裂，进而后续可以很大程度上减少半导体器件10的翘曲，或者不会发生半导体器件10的翘曲。
至于该三维存储器件的效果及各结构已在上文有介绍，这里不再描述。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。
Claims (11)
1.一种三维存储器的制备方法，其特征在于，包括：
提供半导体器件；
采用第一温度对所述半导体器件进行第一热处理，以使所述半导体器件致密化释放应力，其中，所述半导体器件进行第一热处理的时间为第一时间；
在进行第一热处理后的所述半导体器件上形成沟道孔。
2.根据权利要求1所述的三维存储器的制备方法，其特征在于，在采用第一温度对所述半导体器件进行第一热处理之前，所述制备方法还包括：
采用第二温度对所述半导体器件进行第二热处理，以使所述半导体器件上的氢键断裂，其中，所述半导体器件进行第二热处理的时间为第二时间。
3.根据权利要求1所述的三维存储器的制备方法，其特征在于，对所述半导体器件进行第一热处理的次数为多次。
4.根据权利要求1所述的三维存储器的制备方法，其特征在于，所述第一温度小于所述第二温度，所述第一时间大于所述第二时间。
5.根据权利要求1所述的三维存储器的制备方法，其特征在于，所述第一温度为900℃-950℃，所述第一时间为60分钟-220分钟。
6.根据权利要求2所述的三维存储器的制备方法，其特征在于，所述第二温度为1000℃-1080℃，所述第二时间为5秒-10秒。
7.根据权利要求1所述的三维存储器的制备方法，其特征在于，所述半导体器件包括衬底与设于所述衬底上的堆叠结构，所述堆叠结构为绝缘层与栅极牺牲层交替层叠的叠层，所述沟道孔贯穿于所述堆叠结构，且所述沟道孔露出所述衬底。
8.根据权利要求7所述的三维存储器的制备方法，其特征在于，所述绝缘层为二氧化硅层，所述栅极牺牲层为氮化硅层。
9.根据权利要求1所述的三维存储器的制备方法，其特征在于，在所述半导体器件上形成沟道孔后，所述制备方法还包括：
在所述沟道孔内形成外延结构；
在所述沟道孔的侧壁上形成电荷存储层；
在所述电荷存储层与所述外延结构上形成沟道层。
10.根据权利要求2所述的三维存储器的制备方法，其特征在于，所述第二热处理包括热退火。
11.一种三维存储器，其特征在于，所述三维存储器由权利要求1-10任一项所述的制备方法制成。
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