CN1801495A - 半导体衬底、半导体装置和其制造方法 - Google Patents
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Abstract
本发明涉及一种半导体衬底、一种具有高载流子迁移率的半导体装置和一种制造所述半导体装置的方法。根据本发明，提供：一种半导体衬底，其包含一硅衬底、一形成在所述硅衬底上的单晶体锗层和一形成在所述单晶体锗层上的硅层；一种半导体装置，其包含一形成在所述半导体衬底上的栅电极和形成在所述衬底中所述栅电极两侧上的结；和一种制造所述半导体装置的方法。因此，由于半导体装置的沟道是安置在所述锗层内，所以可增强沟道的载流子迁移率。而且，由于硅层是形成在所述锗层上，所以可形成可靠的栅极绝缘膜，并且还可减少结层中所产生的泄漏电流。此外，可在不使用昂贵的锗晶片的情况下获得相同效果。因此，由于可按原样使用传统的方法和装备，所以可制造出高度有效的半导体装置而不需要增加产品的单位成本。
Description
技术领域
本发明涉及一种半导体衬底、一种具有高载流子迁移率的半导体装置和一种制造所述半导体装置的方法。
背景技术
随着制造半导体装置的方法的发展，提高了半导体装置的集成程度，使得金属氧化物半导体场效应晶体管(在下文中，称为“MOSFET”)的沟道长度最近已减少到50nm或更小。
在沟道长度照此方式急剧缩减的情况下，也就是说，随着装置定标(device scaling)中所示的沟道长度变得更短，漏极电流增加的现象已显着地慢下来，并且漏极电流无法进一步增加。漏极电流上的增加直接导致装置的运算速度的增加。这意味着仅通过简单降低沟道长度的方法，装置的运算速度的提高无法达到理想的高的程度。
为了解决所述种问题，已积极进行了关于具有高迁移率的MOSFET装置的研究。
首先，对于具有高迁移率的高性能MOSFET，已采用了一种通过将MOSFET形成在应变硅衬底上来增加装置的载流子迁移率的技术。
为此，已使用一种特殊的晶片制造MOSFET，在所述晶片上相继形成硅衬底、硅锗(SiGe)缓冲层、硅锗层和应变硅层。此通过利用锗与硅的晶格结构之间的差异为硅层提供了应变效应。换句话说，此是一种将装置制造为使得顶部应变硅层成为一沟道区域的技术，其利用声子分布在电子或空穴在一应变硅层上移动的情况下降低而使得迁移率得以增强的现象。
然而，在MOSFET装置是通过上述技术制造的情况下，甚至在顶部应变硅层上仍存有大量硅晶体缺陷，这归因于厚的硅锗层所导致的晶格失配。此时，存在一个问题：由于硅晶体缺陷的数量为至少超过104/cm2，因此当制造高度集成电路时，产量降低。此外，存在另一个问题：MOSFET的最大载流子迁移率难以超过60％。
其次，存在另一种技术，其在已制造出MOSFET装置之后，借助于多种方法将应变仅应用在沟道区域中的硅上。
根据此项技术，已首先制造出MOSFET。接下来，通过使用以下方法将应变应用到沟道区域上：仅蚀刻源极/漏极区域并且随后在经过蚀刻的
区域上选择性地生长硅锗，从而将机械应力应用到沟道区域上；或在MOSFET上形成氮化硅层，从而将机械应力应用到所形成的氮化硅层上。
然而，存在不利之处：装置制造过程复杂，因为根据上述技术，应将不同类型的应变技术分别应用到MOSFET和PMOSFET装置上。此外，存在另一个问题：MOSFET的最大载流子迁移率难以超过60％。而且，由于迁移率提高的程度根据沟道长度而显着地发生变化，因此，为集成电路设计提取晶体管模型参数是非常困难的。
最后，存在另一种使用锗衬底制造锗MOSFET(Ge MOSFET)的技术。
在此技术中，由于电子与空穴的迁移率在锗衬底中大于在硅衬底中两到六倍，因此，已使用锗衬底而不是硅衬底制造了MOSFET，以便增加载流子迁移率。
然而，存在一个问题：装置的可靠性下降了，这是因为难以在锗衬底上形成可靠的栅极介电层。此外，所存在的不利之处在于：由于锗的能带隙大约比硅的能带隙低一半，因此在源极/漏极形成在锗衬底上的情况下，结泄漏电流(junction leakage current)增加。此外，存在另一问题：鉴于大量生产程度，无法由锗晶片替代硅晶片，因为锗晶片的生产成本比硅晶片的生产成本高五倍并且锗元素比硅元素稀少。
发明内容
构想出本发明旨在解决先前技术中的上述问题。因此，本发明的一个目标在于提供一种半导体装置，其能够展现高载流子迁移率、解决锗衬底上的晶体缺陷和栅极绝缘膜的不稳定形成的问题并且通过使用一其上相继形成锗层和硅层的衬底来防止产生泄漏电流，以及提供一种制造所述半导体装置的方法。
根据本发明的一个方面，提供一种半导体衬底，其包含：一硅衬底；一形成在所述硅衬底上的单晶体锗层；和一形成在所述单晶体锗层上的硅层。
优选地，所述单晶体锗层被形成为如此厚度，使得在所述单晶体锗层与所述硅衬底之间不产生晶格缺陷。也就是说，所述单晶体锗层优选被形成为0.01到15nm的厚度。此外，所述硅层优选被形成为1到3nm的厚度。
根据本发明的另一个方面，提供一种半导体装置，其包含：一形成在一包括一硅衬底的半导体衬底上的栅电极，一形成在所述硅衬底上的单晶体锗层和形成在所述单晶体锗层上的硅层；以及形成在所述衬底中的在所述栅电极两侧上的结。
根据本发明的另一个方面，提供一种制造一半导体装置的方法，其包含以下步骤：(a)在一硅衬底上形成一单晶体锗层；(b)在所述单晶体锗层上形成一硅层；(c)通过蚀刻所述硅层、锗层和硅衬底的一部分，形成一元件隔离膜；(d)在一整体结构上相继形成一栅极绝缘膜和一栅极导电膜并且随后图案化所述膜从而形成一栅电极；和(e)在所述栅电极的两侧上形成结。
此时，本发明的方法进一步包含在步骤(c)之后，通过至少一个清洗过程移除所述硅层的一部分的步骤。
在此，所述清洗过程优选包含：一将所述硅衬底浸入已被加热到70到120℃的H2SO4+H2O2溶液中达5到15分钟的第一清洗过程；和一使用DHF溶液的第二清洗过程。
优选地，所述栅极绝缘膜和栅极导电膜是在300到700℃的温度下沉积。
更优选地，步骤(e)包含以下步骤：通过一预定离子注入过程将预定掺杂剂注入到所述栅电极的两侧，使得所述硅层的表面非晶化；和通过在350到650℃的温度下执行低温固体生长过程而使所述非晶化层再结晶并且活化所述掺杂剂。
附图说明
通过以下对结合附图所给出的优选实施例的描述，将易了解本发明的上述和其它目标、特征和优点，其中：
图1a到1h为说明一种根据本发明的制造半导体装置的方法的剖视图；和
图2为测绘取决于硅层厚度的载流子迁移率的量测结果的图表。
具体实施方式
在下文中，将参看附图更详细地描述本发明的一个优选实施例。然而，本发明并非限于本文中所陈述的本发明的优选实施例，而是可由不同形式来实施。实情为，仅提供所述优选实施例以允许本发明在此被完整地描述并且将本发明的范围传达给所属技术领域的技术人员。在所述图示中，使用相同参考数字表示相同元件。
在本发明中，在硅衬底的一个顶面上形成一单晶体锗层并且将其用作一个沟道以提高载流子在一半导体装置的沟道区域上的移动。此外，在所述单晶体锗层上形成一薄的硅层，以提高栅极绝缘膜的可靠性和源极与漏极的结特点。
图1a到1h为说明一种根据本发明的制造半导体装置的方法的剖视图。
参看图1a，在硅衬底110的一个顶面上形成了一单晶体锗层120，其将用作一沟道区域。此时，优选所述单晶体锗层120的厚度小于一个对应于晶体缺陷开始发生的厚度的临界厚度。此外，优选所述硅衬底110是由单晶体硅制成。因此，形成在硅衬底上的锗层的临界厚度可根据生长过程而发生变化，但在本发明的此实施例中被形成为在0到大约10nm的范围内。优选地，所述临界厚度是形成在0.10到15nm的范围内。更优选地，所述临界厚度是形成在5到10nm的范围内。单晶体锗层120是在上述厚度范围内生长的原因为所述单晶体锗层120可用作半导体装置的一个沟道区域，即一晶体管，并且可防止晶体缺陷。由于在周期表中，硅与锗中的每一个都是第四族(Group IV)元素，因此，其可共价键结。此外，单晶体锗可容易地在单晶体硅上生长。然而，由于下伏硅与锗之间的原子大小与硅或锗经受连续的晶体生长时所产生的因数上的差异，可引起不规则原子排列。所述不规则原子排列可由一诸如空位的点缺陷、诸如位错的线缺陷和诸如堆垛层错的表面缺陷来表示。
参看图1b，在所述单晶体锗层120上形成一硅层130。优选所形成的硅层130比所述单晶体锗层120薄，使得在所述单晶体锗层120上形成一沟道区域。优选地，硅层130的厚度是在1到7nm的范围内。更优选的为，所形成的硅层130具有3到5nm的厚度。所形成的硅层130具有大于一目标厚度(1到2nm)的厚度，使得其可充当一个用于防止下伏单晶体锗层120在以下的过程中受损的保护层。
结果，可在单晶体锗层120上形成不具有晶体缺陷的硅层130。这是因为已形成了厚度小于临界厚度的单晶体锗层120，以防止发生晶体缺陷。此外，在本实施例中，由于薄硅膜是形成在单晶体锗层120上，因此也可形成一可靠的栅极绝缘膜并且可形成一具有大的能带隙的结。
参看图1c，形成一个用于使元件彼此隔离的元件隔离膜140，并且因此调节了硅层130的厚度。
首先，移除了所述硅层130、所述单晶体锗层120和所述硅衬底110的一部分，并且给所述移除部分填充氧化膜来形成所述元件隔离膜140。当然，可通过多种过程形成所述元件隔离膜140，但在本发明的此实施例中，优选通过浅沟槽隔离(STI)过程形成所述元件隔离膜140。也就是说，使用感光膜和一用于隔离元件的掩模通过一光蚀刻过程在硅层130上形成一感光膜图案(未图示)。通过执行一蚀刻过程(其中感光膜图案用作一蚀刻掩模)，移除硅层130和单晶体锗层120以及硅衬底110的一部分，并且因此形成用于隔离元件的沟槽。在整体结构的一个顶面上沉积一氧化膜，移除形成在硅层上的感光膜图案和氧化膜，以形成所述元件隔离膜140。此时，优选将HDP氧化膜用作氧化膜并且填充沟槽以使得在沟槽内不形成空隙。
不限于上述过程，可进一步添加多种过程以改进元件隔离膜140的特点。即，沟槽的一侧壁可倾斜一预定角度，并且也可执行侧壁氧化过程来补偿蚀刻损伤。通过上述元件隔离膜140，将硅衬底110分成一有效区域和一个场区域，也就是一元件隔离区域。
此后，通过一预定清洗过程蚀刻所述硅层130的一部分，使得可获得具有一目标厚度的硅层130。
即，在已执行形成元件隔离膜140的过程以后，执行清洗过程。在其上形成有元件隔离膜140的硅衬底110、锗层120和硅层130上使用H2SO4+H2O2溶液执行一第一清洗过程。此时，硅层130的一部分被氧化，并且因此形成一化学氧化膜。通过将硅衬底110浸入已加热到70到120℃的温度的H2SO4+H2O2溶液中达5到15分钟来执行所述第一清洗过程。因此，使用去离子水(DI水)移除了杂质，并且随后使用一DHF溶液(即，50∶1到100∶1比率的用H2O稀释的HF溶液)执行一第二清洗过程。使用所述DHF溶液通过所述第二清洗过程移除化学氧化膜。结果，所述硅层130被蚀刻约0.5到1.0nm的厚度。
重复所述第一清洗过程和所述第二清洗过程若干次，以移除形成在单晶体锗层120上的硅层130的一部分，使得可减少硅层130的厚度。优选所重复的次数为1到10次。原因在于：如果硅层130厚，那么形成在硅层下方的单晶体锗层120不能充当沟道区域。因此，优选重复上述清洗过程，使得硅层130的厚度可在1到3nm的范围内。
参看图1d，在整体结构的一个顶面上形成一栅极绝缘膜150。此时，优选在可防止下伏单晶体锗层120内的锗粒子外扩散的温度下执行形成栅极绝缘膜150的过程。在此实施例中，尤其通过在300到700℃的温度下执行氧化过程连同所述栅极绝缘膜150形成氧化膜(SiO2)。当然，本发明并非限于此。也就是说，在将具有高介电常数的绝缘膜(例如HfO2或HfAlO)用作栅极绝缘膜150的情况下，通过MOCVD或ALD法在硅层130上形成HfO2或HfAlO膜，并且随后冷却。即，为了防止锗的外扩散，在汽相沉积过程以后，不需要执行随后的退火过程。
参看图1e，在栅极绝缘膜150上形成一栅极导电膜160。可将多晶硅膜、金属膜或硅化物膜用作所述栅极导电膜160。当执行上述形成栅极导电膜160的过程时，优选将最高加工温度控制为低于700℃。结果，可防止锗的外扩散。
参看图1f，通过图案化过程移除栅极导电膜160和栅极绝缘膜150的一部分以形成栅电极150和160。
在图案化过程中，将一感光膜涂覆在栅极导电膜160上。也就是说，通过光蚀刻过程使用栅极掩模形成感光膜(未图示)。随后，通过蚀刻过程将所述感光膜用作一蚀刻掩模来移除暴露的栅极导电膜160和栅极绝缘膜150，使得形成栅电极150和160。此后，通过执行一预定的去膜过程来移除所述感光图案。
参看图1g，执行一预定离子注入过程进入栅电极150和160的两侧上的暴露的硅层130、单晶体锗层120和硅衬底110中，使得其中形成结170a和170b。所述结170a和170b分别对应于源极层和漏极层。此时，优选控制离子能量，使得在离子注入过程期间注入离子的区域可为非晶化的(amorphized)。同时，在N型和p型MOSFET制造在单个衬底上的情况下，使用单独的离子注入掩模来注入不同的杂质是有效的。
在离子注入过程以后，执行一低温固体生长过程，使得非晶化层再结晶并且因此活化所注入的掺杂剂。优选所述低温固体生长过程是在350到650℃的温度下执行。在所述低温固体生长过程之后，在7000到800℃的温度下执行RTA退火持续约8到12秒。
参看图1h，分别在栅电极150和160、源极170a和漏极170b上形成导电插塞180、190和200。为此，首先在整体结构上形成一层间绝缘膜175，随后形成用于暴露下伏栅电极150和160以及结170a和170b的空穴。将所述空穴填满导电材料并且随后对其进行平面化以形成复数个导电插塞180、190和200。也就是说，分别在源极170a、漏极170b和栅电极150与160上形成一个用于源极的导电插塞180、用于位线的导电插塞190和用于字线的导电插塞200。随后，通过执行一个金属化过程形成与用于源极的导电插塞180相连的源线(未图示)、与用于位线的导电插塞190相连的位线(未图示)，和与用于字线的导电插塞200相连的字线(未图示)。
本发明并不是仅限于上述过程，而是可以根据半导体装置的特点而发生变化。也就是说，本发明可应用到除CMOS(互补金属氧化物半导体)装置以外的存储装置，例如DRAM(动态随机存取存储器)和闪存(flash)。
根据本发明的半导体装置包括相继形成在半导体衬底上的单晶体锗层和硅层、形成在所述硅层上的栅电极和形成在所述栅电极的两侧上的结层。
可调节单晶体锗层的厚度，使得不会在单晶体锗层与一下伏半导体衬底之间产生晶体缺陷，并且同时调节单晶体锗层和硅层的厚度，使得可在单晶体锗层内形成沟道区域。也就是说，优选调节单晶体锗层的厚度，使得可有80到100％的沟道区域形成在单晶体锗层内。相应地，优选使单晶体锗层形成为0.01到15nm的厚度。此外，优选使硅层形成为1到3nm的厚度。
原因在于：沟道区域通常形成在距离栅极绝缘膜与半导体衬底之间的界面约5nm的深度内，并且载流子集中在距离所述界面约2nm的深度内。因此，在本发明中，使单晶体锗层形成为上述厚度以使得沟道中的载流子迁移率可等于使用锗晶片的装置的载流子迁移率。此外，由于将硅层沉积在单晶体锗层上，因此由于晶格失配而将晶格侧向补偿应力应用到单晶体锗层上。因此，可获得沟道是形成在应变锗层内的效果。此外，由于也将张应力应用到形成在单晶体锗层内的硅层上，所以反转载流子可具有高达应变硅层的迁移率。
图2为测绘取决于硅层的厚度的载流子迁移率的量测结果的图表。
图2展示测绘当形成在单晶体锗层上的硅层的厚度被控制为1nm、2nm、3nm或类似厚度时载流子迁移率的量测结果的图表。在硅层的厚度为1nm的情况下，几乎所有的反向载流子都形成在应变锗层上，并且因此，电子迁移率的峰值增加至少三倍。也就是说，电子迁移率上的所述增加意味着漏极电流上的增加，其接着导致装置的运算速度的提高。在上述实验中，已将一种铪铝氧化膜用作栅极绝缘膜。
此外，因为装置的表面仍然由硅制成，所以可解决栅极绝缘膜的不稳定问题。除此之外，因为也将源极和漏极结合在硅层上，所以也可解决泄漏电流的问题。而且，可在不使用昂贵的锗晶片的情况下获得相同效果。
根据上述本发明，由于将半导体装置的沟道安置在锗层内，所以存在可增强沟道的载流子迁移率的优点。
而且，由于硅层是形成在锗层上，因此可形成一可靠的栅极绝缘膜并且可减少在结层上所产生的泄漏电流。
此外，可在不使用昂贵的锗晶片的情况下获得相同效果。因此，由于可按原样使用传统的过程和装备，所以可制造出高度有效的半导体装置而不需要增加产品的单位成本。
尽管已结合了上述具体实施例详细描述了本发明，但所属技术领域的技术人员将了解，可在本发明的技术精神和范围内对本发明作出多种修改和改变。显而易见，所述修改和改变是在随附权利要求书中所定义的本发明的范围内。
Claims (11)
1.一种半导体衬底，其包含：
一硅衬底；
一形成在所述硅衬底上的单晶体锗层；和
一形成在所述单晶体锗层上的硅层。
2.如权利要求1所述的半导体衬底，其中所述单晶体锗层被形成为具有一厚度，以使得在所述单晶体锗层与所述硅衬底之间不会产生一晶格缺陷。
3.如权利要求2所述的半导体衬底，其中所述单晶体锗层被形成为0.01到15nm的厚度。
4.如权利要求1所述的半导体衬底，其中所述硅层被形成为1到3nm的厚度。
5.一种半导体装置，其包含：
一形成在一根据权利要求1到4中任一权利要求所述的半导体衬底上的栅电极；和
形成在所述衬底中所述栅电极两侧上的结。
6.如权利要求5所述的半导体装置，其进一步包含一形成在所述衬底上的元件隔离膜。
7.一种制造一半导体装置的方法，其包含以下步骤：
(a)在一硅衬底上形成一单晶体锗层；
(b)在所述单晶体锗层上形成一硅层；
(c)通过蚀刻部分的所述硅层、锗层和硅衬底，形成一元件隔离膜；
(d)在一整体结构上相继形成一栅极绝缘膜和一栅极导电膜，随后图案化所述膜以形成一栅电极；和
(e)在所述栅电极的两侧上形成结。
8.如权利要求7所述的方法，其进一步包含在步骤(c)之后通过至少一清洗过程移除所述硅层的一部分的步骤。
9.如权利要求7所述的方法，其中所述清洗过程包含：
一将所述硅衬底浸入一已被加热到70到120℃的温度的H2SO4+H2O2溶液中达5到15分钟的第一清洗过程；和
一使用一DHF溶液的第二清洗过程。
10.如权利要求7所述的方法，其中所述栅极绝缘膜和栅极导电膜是在300到700℃的温度下沉积的。
11.如权利要求7所述的方法，其中步骤(e)包含以下步骤：
通过一预定离子注入方法将预定掺杂剂注入到所述栅电极的两侧，使得所述硅层的表面非晶化；和
在350到650℃的温度下通过执行一低温固体生长过程而使所述非晶化层再结晶并且活化所述掺杂剂。
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