KR20060063183A - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 실리콘 기판과, 상기 실리콘 기판상에 형성된 단결정 게르마늄층 및 상기 단결정 게르마늄층 상에 형성된 실리콘층을 포함하는 기판과, 상기의 기판상에 형성된 게이트 전극 및 상기 게이트 전극 양측의 상기 기판내에 형성된 접합부를 포함하는 반도체 소자 및 이의 제조 방법을 제공하다.
이와 같이 반도체 소자의 채널이 게르마늄층 내에 위치하도록 하여 채널의 캐리어 이동도를 향상시킬 수 있고, 게르마늄층 상에 실리콘층을 형성하여 신뢰도의 게이트 절연막을 형성할 수 있고, 정션(junction)접합층에서 발생하였던 누설전류를 줄일 수 있으며, 고가의 게르마늄 웨이퍼를 이용하지 않고도 이와 동일한 효과를 얻을 수 있고, 종래의 실리콘용 공정과 장비를 그대로 사용할 수 있어 소자의 제작 단가의 향상 없이 고효율의 반도체 소자를 제조할 수 있다.
실리콘 기판, 단결정 게르마늄막, 실리콘층, 세정공정, 트랜지스터
Description
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 2는 실리콘층의 두께에 따른 캐리어의 이동도를 측정한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
110 : 실리콘 기판 120 : 단결정 게르마늄층
130 : 실리콘층 140 : 소자 분리막
150 : 게이트 절연막 160 : 게이트 도전막
170 : 정션층 180, 190, 200 : 플러그
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 하이 캐리어 모빌러티(High Carrier Mobility)를 갖는 반도체 소자 및 이의 제조 방법에 관한 것이 다.
반도체 소자의 제조 공정의 발달로 인해 소자의 집적도가 향상되어 최근 모스 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 ‘MOSFET’ 이라함)의 채널(Channel) 길이가 50㎚이하 까지 줄어들게 되었다.
채널의 길이가 이와 같이 극단적으로 짧아질 경우 즉, 소자 스케일링(Scaling)에서 나타나는 채널 길이가 줄어듦에 따라 드레인 전류가 증가하는 현상이 현저히 둔화되고, 드레인 전류를 증가시키는데 한계점에 도달하게 된다. 드레인 전류의 증가는 곧 소자의 동작 속도를 의미하는 것으로, 단순히 채널 길이를 줄이는 방법만으로는 원하는 만큼의 동작 속도 개선을 달성할 수 없음을 의미한다.
이러한 문제를 해결하기 위해 높은 이동성을 갖는 MOSFET 소자에 관해 활발한 연구가 이루어지고 있는 실정이다.
먼저 높은 이동성을 갖는 고성능 MOSFET로는 스트레인드 실리콘(Strained Silicon) 기판상에 MOSFET을 형성하여 소자의 캐리어의 이동성을 높이는 기술이 있다.
이를 위해 실리콘 기판, SiGe 버퍼층, SiGe층 및 스트레인드 실리콘 층이 순차적으로 형성된 특수한 웨이퍼를 사용하여 MOSFET를 제작하였다. 이는 게르마늄과 실리콘의 격자 구조 차이를 이용하여 실리콘층에 스트레인 효과를 준다. 즉, 전자(Electron)나 홀(Hole)이 스트레인드 실리콘층 상에서 이동할 경우 포논(Phonon) 분산이 줄어들어 이동성이 증가하는 현상을 이용하는 방법으로 최상층의 스트레인 드 실리콘층이 채널 영역이 되도록 소자를 제조하는 기술이다.
하지만, 상술한 기술을 통해 MOSFET 소자를 형성할 경우, 두꺼운 SiGe층에 기인한 결정격자 부정합(Crystal Lattice Mismatch)으로 인해 실리콘 결정 결함이 최상층부의 스트레인드 실리콘층 내에도 다량 존재하게 된다. 이때, 실리콘 결정 결함의 양은 적어도 104개/㎠ 이상이기 때문에 고집적회로를 제작할 때에 수율이 낮은 문제점이 있다. 또한, 최대로 증가시킬 수 있는 캐리어 이동성도의 양도 NMOSFET의 경우 60%를 넘기 어려운 문제점이 있다.
다음으로, MOSFET 소자를 제작한 다음, 다양한 방법을 통해 채널 영역의 실리콘에만 스트레인을 갖게 하는 기술이 있다.
이는 기존의 방법으로 MOSFET를 제작한 다음, 소스/드레인(Source/Drain) 영역만을 식각한 후, 그 자리에 SiGe를 선택적으로 성장 시키는 방법으로 채널 영역에 기계적 스트레스를 주는 방법과, MOSFET 상에 실리콘 질화막(Silicon Nitride)층을 형성하여 기계적 스트레스를 주는 방법을 이용하여 채널 영역에 스트레인을 준다.
하지만, 상술한 기술은 NMOSFET와 PMOSFET소자 각각에 다른 종류의 스트레인 기술을 적용하여야 하기 때문에 소자의 제조 공정이 복잡해지는 단점이 있다. 또한, 최대로 증가시킬 수 있는 이동도의 양도 역시 60%를 넘기 어려운 문제점이 있다. 또한, 이동도 향상의 정도가 채널 길이에 따라 크게 달라져 직접회로 디자인을 위한 트랜지스터의 모듈 매개변수(Transistor Model Parameter) 추출이 대단히 어려워진다.
마지막으로, 게르마늄(Germanium) 기판을 이용하여 Ge MOSFET를 제작하는 기술이 있다.
이는 전자와 홀의 이동도가 게르마늄 기판 상에서는 실리콘 기판 보다 2 내지 6개 가량 크므로 실리콘 기판대신 게르마늄 기판을 사용하여 MOSFET를 만들어 캐리어 이동도를 증가시켰다.
하지만, 게르마늄 기판 상에 신뢰성있는 게이트 절연막(Gate Dielectric layer)을 얻기 어려워 소자의 신뢰성이 저하되는 문제가 있다. 또한, 게르마늄의 밴드겝(Bandgap)이 실리콘에 비해 절반정도로 작아 게르마듐 상에 소스/드레인을 형성할 경우에는 접합누설전류(Junction Leakage Current)가 커지는 단점이 있다. 또한, 게리마늄 웨이퍼가 실리콘 웨이퍼에 비하여 5배 이상 고가일 뿐만 아니라 게르마늄 원소의 희귀성으로 인해 게르마늄 웨이퍼가 현재의 실리콘 웨이퍼의 양산수준을 대체할 수 없는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게르마늄 층과 실리콘층이 순차적으로 형성된 기판을 이용하여 높은 캐리어 이동도를 갖고, 결정결함을 해결할 수 있으며, 게르마늄 기판이 갖는 불안정한 게이트 절연막 형성 문제를 해결할 수 있고, 누설전류의 발생을 방지할 수 있는 반도체 소자 및 이의 제조 방법을 제공한다.
본 발명에 따른 실리콘 기판과, 상기 실리콘 기판상에 형성된 단결정 게르마늄층 및 상기 단결정 게르마늄층 상에 형성된 실리콘층을 포함하는 반도체 기판을 제공한다.
여기서, 상기 단결정 게르마늄층은 상기 실리콘 기판과 결자 결함을 발생하지 않을 두께로 형성하는 것이 바람직하다. 즉, 상기 단결정 게르마늄층은 0.01 내지 15㎚ 두께로 형성하는 것이 효과적이다. 그리고 상기 실리콘층은 1 내지 3㎚ 두께로 형성하는 것이 효과적이다.
또한, 본 발명에 따른 실리콘 기판과, 상기 실리콘 기판상에 형성된 단결정 게르마늄층 및 상기 단결정 게르마늄층 상에 형성된 실리콘층을 포함하는 반도체 기판의 실리콘층 상에 형성된 게이트 전극 및 상기 게이트 전극 양측의 상기 기판 내에 형성된 정션부를 포함하는 반도체 소자를 제공한다. 여기서, 상기 기판에 형성된 소자 분리막을 더 포함한다.
또한, 본 발명에 따른 실리콘 기판 상에 단결정 게르마늄층을 형성하는 단계와, 상기 단결정 게르마늄층 상에 실리콘층을 형성하는 단계와, 상기 실리콘층, 상기 게르마늄층 및 상기 실리콘 기판의 일부를 식각하여 소자 분리막을 형성하는 단계와, 전체 구조상에 게이트 절연막 및 게이트 도전막을 순차적으로 형성한 후, 이를 패터닝 하여 게이트 전극을 형성하는 단계 및 상기 게이트 전극 양측에 정션부를 형성하는 반도체 소자의 제조 방법을 제공한다.
이때, 상기 소자 분리막을 형성하는 단계 후, 적어도 한번의 세정공정을 통해 상기 실리콘층의 일부를 제거하는 단계를 더 포함할 수 있다.
여기서, 상기 세정공정은, 섭씨 70 내지 120도로 가열된 H2SO4 + H2O
2 용액에 상기 실리콘 기판을 5 내지 15분간 세정하는 제 1 세정 공정 및 DHF용액을 이용한 제 2 세정공정을 실시하는 것이 바람직하다.
그리고, 상기 게이트 절연막 및 상기 게이트 도전막은 섭씨 300 내지 700도에서 증착하는 것이 효과적이다.
상기의 정션부를 형성하는 단계는, 소정의 이온주입공정을 통해 상기 게이트 전극 양측에 소정의 도판트를 주입하되, 상기 실리콘층 표면이 비정질화되도록 하는 단계 및 섭시 350 내지 650도에서 저온 솔리드 성장 공정을 실시하여 상기 비정질화된 층을 재결정화 하고, 상기 도판트를 활성화 하는 단계를 포함하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
본 발명은 반도체 소자의 채널 영역에서의 캐리어의 이동속도를 향상시키기 위해 실리콘 기판 상에 단결정 게르마늄층을 형성하고, 이 단결정 게르마늄층을 채널로 사용하여 캐리어의 이동속도를 향상시키고, 단결정 게르마늄층 상에 얇은 실리콘층을 형성하여 게이트 절연막의 신뢰성을 향상시키며, 소스/드레인의 정션특성을 향상시킨다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘 기판(110)상에 채널 영역으로 사용할 단결정 게르마늄층(120)을 형성한다. 이때, 단결정 게르마늄층(120)의 두께는 결정결함이 생기기 시작하는 두께인 임계두께 이하의 얇은 두께로 형성하는 것이 바람직하다. 상기 실리콘 기판(110)으로는 단결정 실리콘을 사용하는 것이 효과적이다. 따라서, 실리콘위의 게르마늄 층의 임계두께는 성장공정에 따라 다양하게 변화 될 수 있으나, 본 실시예에서는 약 10㎚ 이내의 두께로 형성한다. 바람직하게는 0.01 내지 15㎚로 형성한다. 더욱 바람직하게는 5 내지 10㎚ 두께로 형성한다. 상술한 범위로 단결정 게르마늄층(120)을 성장함은, 단결정 게르마늄층(120)을 반도체 소자 즉, 트랜지스터의 채널영역으로 사용할 수 있고, 결정결함을 방지할 수 있는 두께이기 때문이다. 실리콘과 게르마늄은 같은 주기율표의 4족원소로서 공유결합을 하며 단결정인 실리콘 위에 게르마늄 단결정을 성장시키는 것은 용이하나 지속적인 결정 성장 시 하부 실리콘과 게르마늄 원자크기의 차이 또는 다른 요소로 인해 불규칙적인 원자배열이 유발될 수 있고 이러한 불규칙 배열은 점결합 형태인 공공, 선결합 형태인 전위, 면결합 형태인 적층결합 형태등을로 타나날 수 있다.
도 1b를 참조하면, 단결정 게르마늄층(120) 상에 실리콘층(130)을 형성한다. 실리콘층(130)은 단결정 게르마늄층(120) 보다 더 얇은 두께로 형성하여 단결정 게르마늄층(120)에 채널영역이 형성 되도록 하는 것이 효과적하다. 실리콘층(130)의 두께로는 1 내지 7㎚가 되도록 하는 것이 바람직이다. 더욱 바람직하게는 3 내지 5㎚두께로 실리콘층(130)을 형성한다. 실리콘층(130)을 목표로 하는 두께(1 내지 2㎚)보다 더 두껍게 형성하여 하부의 단결정 게르마늄층(120)이 후속 공정 시 손상을 받는 현상을 방지하는 보호층 역할을 할 수 있도록 한다.
이를 통해 결정결함이 발생하지 않은 실리콘층(130)을 단결정 게르마늄층(120) 상에 형성할 수 있다. 이는 임계두께 이하의 얇은 두께의 단결정 게르마늄층(120)을 형성하여 결정결함을 미연에 방지하였기 때문이다. 또한, 본 실시예에서 단결정 게르마늄층(120) 상에 얇은 실리콘막을 형성함으로써, 신뢰성 있는 게이트 절연막을 형성할 수 있고, 밴드겝이 큰 정션을 형성할 수 있다.
도 1c를 참조하면, 소자간의 분리를 위한 소자 분리막(140)을 형성한 다음, 실리콘층(130)의 두께를 조절한다.
먼저, 실리콘층(130), 단결정 게르마늄층(120) 및 실리콘 기판(110)의 일부를 제거하고, 제거된 영역을 산화막으로 매립하여 소자 분리막(140)을 형성한다. 물론 소자 분리막(140)은 다양한 공정을 통해 형성할 수 있지만, 본 실시예에서는 섈로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI) 공정을 통해 소자 분리막(140)을 형성하는 것이 바람직하다. 즉, 실리콘층(130) 상에 감광막과 소자분 리용 마스크를 이용한 사진식각공정을 통해 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 실리콘층(130) 및 단결정 게르마늄층(120)을 제거하고, 반도체 기판(110)의 일부를 제거하여 소자간 분리를 위한 트렌치를 형성한다. 전체 구조상에 산화막을 증착한 다음, 상기 실리콘층(130) 상의 감광막 패턴 및 산화막을 제거하여 소자분리막(140)을 형성한다. 이때, 산화막을 HDP 산화막을 사용하고, 트렌치 내부에 보이드가 형성되지 않도록 트렌치를 매립하는 것이 바람직하다.
이에 한정되지 않고, 소자 분리막(140)의 특성을 향상시키기 위한 다양한 공정이 더 추가 될 수 있다. 즉, 트렌치의 측벽에 소정의 기울기를 줄 수 있고, 식각 손상을 보상하기 위한 측벽 산화 공정을 수행할 수도 있다. 상술한 소자 분리막(140)을 통해 반도체 기판이 활성영역과 필드 영역 즉, 소자 분리 영역으로 분리된다.
이후 소정의 세정공정을 통해 실리콘층(130)의 일부를 식각하여 목표로 하는 두께의 실리콘층(130)이 되도록 한다.
즉, 소자 분리막(140) 형성 공정 후, 세정공정을 실시한다. 소자 분리막(140)이 형성된 반도체 기판(110, 120, 130)을 H2SO4 + H2O2
용액을 이용하여 제 1 세정을 한다. 이때, 실리콘층(130)의 일부가 산화되어 화학적 산화막이 형성된다. 상기 제 1 세정은 섭씨 70 내지 120도의 온도로 가열된 H2SO4 + H2O
2 용액에 상기 실리콘 기판(110)을 5분 내지 15분간 담그어 세정을 실시한다. 이후, 초순수(Di Water)로 불순물을 제거한 다음, 50 : 1 내지 100 : 1의 비율로 H2O로 희석된 HF용액인 DHF 용액을 이용하여 제 2 세정을 실시한다. DHF 용액을 이용한 제 2 세정을 통해 화학적 산화막이 제거된다. 이로써, 약 0.5 내지 1.0㎚의 표면 실리콘층(130)이 식각된다.
상술한 제 1 및 제 2 세정공정을 다수번 반복하여 단결정 게르마늄층(120) 상부에 형성된 실리콘층(130)의 일부가 제거되어 실리콘층(130)의 두께를 줄일 수 있다. 상기의 반복 회수는 1 내지 10회를 실시하는 것이 바람직하다. 이는 실리콘층(130)의 두께가 두꺼워지면, 하부에 형성된 단결정 게르마늄층(120)이 채널영역으로 작용하지 못하게 된다. 따라서, 상술한 세정공정을 반복하여 실리콘층(130)의 두께를 1 내지 3㎚가 되도록 하는 것이 바람직하다.
도 1d를 참조하면, 전체 구조상에 게이트 절연막(150)을 형성한다. 이때, 게이트 절연막(150) 형성 공정은 하부에 형성된 단결정 게르마늄층(160) 내의 게르마늄 입자들이 아웃-디퓨젼(Out Diffusion)을 방지할 수 있는 온도하에서 실시하는 것이 바람직하다. 본 실시예에서는 게이트 절연막(150)으로 산화막(SiO2)을 형성하되, 섭씨 300 내지 700도의 온도하에서 산화 공정을 실시하여 형성한다. 물론 이에 한정되지 않고, 게이트 절연막(150)으로 HfO2 또는 HfAlO등의 고유전율을 갖는 절연막을 사용할 경우에는 MOCVD 또는 ALD 방법을 통해 상기 실리콘층(130) 상에 HfO2 또는 HfAlO막을 형성한 다음, 냉각한다. 즉, 게르마늄의 아웃디퓨전을 방지하기 위해 증착 공정후, 후속 어닐 공정을 실시하지 않는다.
도 1e를 참조하면, 게이트 절연막(150) 상에 게이트 도전막(160)을 형성한다. 게이트 도전막(160)으로는 폴리 실리콘막, 금속막 및 실리사이드막을 사용할 수 있다. 상술한 게이트 도전막(160) 형성 공정시 공정 최고 온도를 섭씨 700도 이하로 제어하는 것이 바람직하다. 이를 통해 게르마늄의 아웃디퓨전을 방지할 수 있다.
도 1f를 참조하면, 패터닝 공정을 통해 게이트 도전막(160) 및 게이트 절연막(150)의 일부를 제거하여 게이트 전극(150, 160)을 형성한다.
상기의 패터닝 공정은 게이트 도전막(160) 상에 감광막을 도포한다. 게이트 마스크를 이용한 사진 식각공정을 통해 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 통해 노출된 게이트 도전막(160) 및 게이트 절연막(150)을 제거하여 게이트 전극(150, 160)을 형성한다. 소정의 스트립 공정을 실시하여 감광막 패턴을 제거한다.
도 1g를 참조하면, 상기 게이트 전극(150, 160) 양측의 노출된 실리콘층(130), 단결정 게르마늄층(120) 및 실리콘 기판(110)에 소정의 이온주입을 실시하여 정션부(170a, 170b)를 형성한다. 정션부(170a, 170b)는 소스/드레인층을 지칭한다. 이때, 이온주입 공정시 이온주입 되는 영역이 비정질화(amorphize)될 수 있도록 이온 에너지를 조절하는 것이 바람직하다. 한편, N타입 MOSFET와 P타입 MOSFET를 단일의 기판에서 제조할 경우, 별도의 이온주입 마스크를 형성하여 서로 다른 불순물을 주입하는 것이 효과적이다.
이온 주입 공정 후, 저온 솔리드 성장 공정을 실시하여 비정질화된 층을 재 결정화(Recrystallize) 시키고, 주입된 도판트를 활성화(Dopant Activation) 시킨다. 저온 솔리드 성장 공정은 섭씨 350 내지 650도 온도에서 실시하는 것이 바람직하다. 상기의 저온 솔리드 성장 공정 후, RTA로 섭씨 700 내지 800도에서 약 8 내지 12초간 어닐링을 실시할 수도 있다.
도 1h를 참조하면, 게이트 전극(150, 160), 소스(170a) 및 드레인(170b)에 각기 도전성 플러그(180, 190, 200)를 형성한다. 이를 위해 전체 구조상에 층간 절연막(175)을 형성한 다음, 하부의 게이트 전극(150, 160) 및 전션부(170a, 170b)를 노출하는 홀을 형성한다. 상기 홀을 도전성 물질로 매립한 다음, 평탄화 하여 다수의 도전성 플러그(180, 190, 200)를 형성한다. 즉, 소스(170a) 상에 소스용 도전성 플러그(180)를 형성하고, 드레인(170b) 상에 비트라인용 도전성 플러그(190)를 형성하고, 게이트 전극(150, 160) 상에 워드라인용 도전성 플러그(200)를 형성한다. 이후, 금속화 공정을 실시하여 소스용 도전성 플러그(180)와 접속된 소스라인(미도시)과, 비트라인용 도전성 플러그(190)와 접속된 비트라인(미도시)과, 워드라인용 도전성 플러그(200)와 접속된 워드라인(미도시)을 형성한다.
본 발명은 상술한 공정에 한정되지 않고, 반도체 소자의 특성에 따라 다양하게 변화될 수 있다. 즉, CMOS 소자 뿐만 아니라 디램 및 플래시와 같은 메모리 소자의 에도 적용이 가능하다.
본 발명에 따른 반도체 소자는 반도체 기판상에 순차적으로 형성된 단결정 게르마늄층 및 실리콘층과, 상기 실리콘층 상에 형성된 게이트 전극과, 상기 게이트 전극 양측에 형성된 접합층을 포함한다.
상기 단결정 게르마늄층은 하부의 반도체 소자와의 결정 결합이 발생하지 않을 두께와, 단결정 게르마늄층 내에 채널 영역이 형성되도록 상기 단결정 게르마늄층 및 상기 실리콘층의 두께를 조절한다. 즉, 채널 영역의 80 내지 100%가 상기 단결정 게르마늄층 내에서 형성되도록 상기 단결정 게르마늄층의 두께를 조절하는 것이 바람직하다. 이에, 상기 단결정 게르마늄층은 0.01 내지 15㎚ 두께로 형성하는 것이 효과적이다. 또한, 상기 실리콘층은 1 내지 3㎚ 두께로 형성하는 것이 바람직하다.
이는 일반적으로 게이트 절연막과 반도체 기판의 계면으로부터 약 5㎚깊이 이내에 채널영역이 형성되고, 약 2㎚에서 캐리어가 집중된다. 따라서, 본 발명에서는 단결정 게르마늄층을 상술한 두께로 형성하여 채널에서의 캐리어 이동도를 게르마늄 웨이퍼를 이용한 소자와 같은 효과를 낼 수 있다. 또한, 단결정 게르마늄층 상에 실리콘층이 증착되어서 격자 부정합으로 인한 격자 압축응력(Lateral Compressive Stress)이 단결정 게르마늄층에 가해지게 된다. 이로써, 스트레인드 게르마늄층에 채널이 형성되는 효과를 얻을 수있다. 또한, 단결정 게르마늄층 상의 실리콘층 또한 인장응력(Tensile Stress)을 받고 있어 인버젼 캐리어(Inversion Carrier)역시 스트레인스 실리콘 층이 가지는 높은 이동도를 가질 수 있다.
도 2는 실리콘층의 두께에 따른 캐리어의 이동도를 측정한 그래프이다.
상기 그래프는 단결정 게르마늄층 상에 형성된 실리콘층의 두께를 1㎚, 2㎚, 3㎚등으로 각각 다르게 조절하였을 때, 캐리어의 이동도를 측정한 결과 그래프이다. 1㎚일 경우는 거의 모든 인버젼 캐리어가 스트레인드 게르마늄위에 형성되어 전자 이동도의 피크값이 3배 이상증가하는 것을 볼 수 있다. 즉, 이러한 전자 이동도의 증가는 드레인 전류의 증가를 의미하며 이는 소자의 동작속도가 향상됨을 의미한다. 상기의 실험에서 게이트 절연막으로 하프늄 알루미늄 산화막을 사용하였다.
이뿐만 아니라 표면은 여전히 실리콘 이므로 게이트 절연막의 불안정성 문제를 해결할 수 있고, 소스/드레인 접합도 실리콘층 위에서 이루어지므로 누설전류를 해결할 수도 있다. 또한, 고가의 게르마늄 웨이퍼를 이용하지 않고도 이와 동일한 효과를 얻을 수 있다.
상술한 바와 같이, 본 발명은 반도체 소자의 채널이 게르마늄층 내에 위치하도록 하여 채널의 캐리어 이동도를 향상시킬 수 있다.
또한, 게르마늄층 상에 실리콘층을 형성하여 신뢰도의 게이트 절연막을 형성할 수 있고, 정션접합층에서 발생하였던 누설전류를 줄일 수 있다.
또한, 고가의 게르마늄 웨이퍼를 이용하지 않고도 이와 동일한 효과를 얻을 수 있고, 종래의 실리콘용 공정과 장비를 그대로 사용할 수 있어 소자의 제작 단가의 향상 없이 고효율의 반도체 소자를 제조할 수 있다.
Claims (11)
- 실리콘 기판;상기 실리콘 기판상에 형성된 단결정 게르마늄층; 및상기 단결정 게르마늄층 상에 형성된 실리콘층을 포함하는 반도체 기판.
- 청구항 1에 있어서,상기 단결정 게르마늄층은 상기 실리콘 기판과 결자 결함을 발생하지 않을 두께로 형성하는 반도체 기판.
- 청구항 2에 있어서,상기 단결정 게르마늄층은 0.01 내지 15㎚ 두께로 형성된 반도체 기판.
- 청구항 1에 있어서,상기 실리콘층은 1 내지 3㎚ 두께로 형성된 반도체 기판.
- 청구항 1 내지 청구항 4중 어느 한 항에 따른 기판의 실리콘층 상에 형성된 게이트 전극; 및상기 게이트 전극 양측의 상기 기판 내에 형성된 정션부를 포함하는 반도체 소자.
- 청구항 5에 있어서,상기 기판에 형성된 소자 분리막을 더 포함하는 반도체 소자.
- 실리콘 기판 상에 단결정 게르마늄층을 형성하는 단계;상기 단결정 게르마늄층 상에 실리콘층을 형성하는 단계;상기 실리콘층, 상기 게르마늄층 및 상기 실리콘 기판의 일부를 식각하여 소자 분리막을 형성하는 단계;전체 구조상에 게이트 절연막 및 게이트 도전막을 순차적으로 형성한 후, 이를 패터닝 하여 게이트 전극을 형성하는 단계; 및상기 게이트 전극 양측에 정션부를 형성하는 반도체 소자의 제조 방법.
- 청구항 7에 있어서, 상기 소자 분리막을 형성하는 단계 후,적어도 한번의 세정공정을 통해 상기 실리콘층의 일부를 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 청구항 8에 있어서, 상기 세정공정은,섭씨 70 내지 120도로 가열된 H2SO4 + H2O2 용액에 상기 실리콘 기판을 5 내지 15분간 세정하는 제 1 세정 공정; 및DHF용액을 이용한 제 2 세정공정을 실시하는 반도체 소자의 제조 방법.
- 청구항 7에 있어서,상기 게이트 절연막 및 상기 게이트 도전막은 섭씨 300 내지 700도에서 증착하는 반도체 소자의 제조 방법.
- 청구항 7에 있어서, 상기 정션부를 형성하는 단계는,소정의 이온주입공정을 통해 상기 게이트 전극 양측에 소정의 도판트를 주입하되, 상기 실리콘층 표면이 비정질화되도록 하는 단계; 및섭시 350 내지 650도에서 저온 솔리드 성장 공정을 실시하여 상기 비정질화 된 층을 재결정화 하고, 상기 도판트를 활성화 하는 단계를 포함하는 반도체 소자의 제조 방법.
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