CN111627816B - 半导体结构及其形成方法 - Google Patents
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- CN111627816B CN111627816B CN201910152023.7A CN201910152023A CN111627816B CN 111627816 B CN111627816 B CN 111627816B CN 201910152023 A CN201910152023 A CN 201910152023A CN 111627816 B CN111627816 B CN 111627816B
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- 238000000034 method Methods 0.000 title claims abstract description 120
- 239000004065 semiconductor Substances 0.000 title claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 239000010410 layer Substances 0.000 claims description 433
- 150000002500 ions Chemical class 0.000 claims description 112
- 239000000463 material Substances 0.000 claims description 90
- 230000001681 protective effect Effects 0.000 claims description 52
- 238000005530 etching Methods 0.000 claims description 35
- 239000011241 protective layer Substances 0.000 claims description 31
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 22
- 238000005468 ion implantation Methods 0.000 claims description 20
- 238000002513 implantation Methods 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 14
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 10
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 229910052582 BN Inorganic materials 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 239000007943 implant Substances 0.000 claims description 4
- 238000000231 atomic layer deposition Methods 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 30
- 239000000969 carrier Substances 0.000 abstract description 17
- 230000009286 beneficial effect Effects 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 description 13
- 230000002829 reductive effect Effects 0.000 description 12
- 229910052732 germanium Inorganic materials 0.000 description 9
- 238000000407 epitaxy Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000002356 single layer Substances 0.000 description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000002441 reversible effect Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成栅极结构；在栅极结构两侧的基底内形成凹槽，包括位于栅极结构一侧的第一凹槽以及另一侧的第二凹槽；在第一凹槽的底部和侧壁上形成第一缓冲层，在第二凹槽的底部和侧壁上形成第二缓冲层，第一缓冲层的厚度小于第二缓冲层的厚度；在凹槽中形成源漏掺杂层，源漏掺杂层覆盖第一缓冲层和第二缓冲层，位于第一凹槽中的源漏掺杂层用于作为源极，位于第二凹槽中的源漏掺杂层用于作为漏极。本发明使第二缓冲层的厚度较大，这增大了漏极和沟道区之间的距离，有利于改善短沟道效应，而第一缓冲层的厚度较小，以保证源漏掺杂层对沟道区施加足够的应力，从而提高载流子的迁移率。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着超大规模集成电路的发展趋势，半导体器件中晶体管的集成度越来越高，晶体管的特征尺寸越来越小，晶体管中载流子的迁移率逐渐下降。这种载流子迁移率的下降不仅会降低晶体管的开关速度，而且还会降低晶体管的驱动电流，最终导致晶体管的器件性能降低。
现有半导体器件制作工艺中，通过应力技术对沟道区施加相应的应力以提高晶体管的性能成为越来越常用的手段。例如，对PMOS晶体管的沟道区施加一定的压应力，以提高PMOS晶体管中空穴的迁移率，或者，对NMOS晶体管的沟道区施加一定的拉应力，以提高NMOS晶体管中电子的迁移率，从而提高驱动电流，以此极大地提高MOS晶体管的性能。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善器件性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成凹槽，包括位于所述栅极结构一侧的第一凹槽以及位于所述栅极结构另一侧的第二凹槽；在所述第一凹槽的底部和侧壁上形成第一缓冲层，在所述第二凹槽的底部和侧壁上形成第二缓冲层，所述第一缓冲层的厚度小于所述第二缓冲层的厚度；在所述凹槽中形成源漏掺杂层，所述源漏掺杂层覆盖所述第一缓冲层和第二缓冲层，位于所述第一凹槽中的所述源漏掺杂层用于作为源极，位于所述第二凹槽中的所述源漏掺杂层用于作为漏极。
相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；源漏掺杂层，位于所述栅极结构两侧的基底内，所述栅极结构一侧的所述源漏掺杂层用于作为源极，另一侧的所述源漏掺杂层用于作为漏极；第一缓冲层，位于所述源极对应的源漏掺杂层和基底之间；第二缓冲层，位于所述漏极对应的源漏掺杂层和基底之间，所述第二缓冲层的厚度大于所述第一缓冲层的厚度。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在栅极结构两侧的基底内形成凹槽，包括位于所述栅极结构一侧的第一凹槽以及位于所述栅极结构另一侧的第二凹槽，在所述第一凹槽的底部和侧壁上形成第一缓冲层，在所述第二凹槽的底部和侧壁上形成第二缓冲层，所述第一缓冲层的厚度小于所述第二缓冲层的厚度，随后在所述凹槽中形成覆盖所述第一缓冲层和第二缓冲层的源漏掺杂层，位于所述第一凹槽中的源漏掺杂层用于作为源极，位于所述第二凹槽中的源漏掺杂层用于作为漏极；在器件工作时，漏极通常用于加载电压，即对漏极加载的电压高于对源极加载的电压，由于第二缓冲层的厚度较大，这增大了漏极和沟道区之间的距离，有利于抑制漏衬反偏PN结的空间电荷区向沟道区内扩展，以改善漏致势垒降低(drain inducedbarrier lowering，DIBL)效应，并能够增大漏极对应的源漏掺杂层中的掺杂离子向沟道区内扩散的难度，从而改善短沟道效应，而第一缓冲层的厚度较小，以保证所述源漏掺杂层整体对沟道区施加足够的应力，从而提高载流子的迁移率；综上，本发明实施例通过形成厚度不同的第一缓冲层和第二缓冲层，在改善短沟道效应的同时，提高载流子的迁移率，从而提高器件性能。
附图说明
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
局部应变技术是一种常用的应力技术，该技术通常只在半导体器件的局部区域向沟道区施加应力，即在栅极结构两侧的基底中形成凹槽后，在所述凹槽中形成应力层，同时进行掺杂以形成源漏掺杂层。
在半导体器件制作工艺中引入应力技术后，源漏掺杂层用于向沟道区施加压应力或拉应力，但这也容易引起源漏掺杂层和基底之间的晶格失配过大的问题，容易导致器件性能的下降。
为了改善上述问题，目前常用的一种方法是在源漏掺杂层和基底之间引入缓冲层(例如：Si或具有较低Ge浓度的SiGe)，以改善源漏掺杂层和基底之间的晶格失配问题，同时，降低源漏掺杂层中的掺杂离子向沟道区内扩散的概率，从而改善短沟道效应，且所述缓冲层的厚度越大，改善短沟道效应的效果越好。但是，这相应会减小沟道区受到的应力，从而导致载流子迁移率的下降，进而造成器件性能的下降。
因此，亟需提供一种新的形成方法，在改善短沟道效应的同时，提高载流子的迁移率。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，在栅极结构两侧的基底内形成凹槽，包括位于所述栅极结构一侧的第一凹槽以及位于所述栅极结构另一侧的第二凹槽，在所述第一凹槽的底部和侧壁上形成第一缓冲层，在所述第二凹槽的底部和侧壁上形成第二缓冲层，所述第一缓冲层的厚度小于所述第二缓冲层的厚度，随后在所述凹槽中形成覆盖所述第一缓冲层和第二缓冲层的源漏掺杂层，位于所述第一凹槽中的源漏掺杂层用于作为源极，位于所述第二凹槽中的源漏掺杂层用于作为漏极；在器件工作时，漏极通常用于加载电压，由于第二缓冲层的厚度较大，这增大了漏极和沟道区之间的距离，有利于抑制漏衬反偏PN结的空间电荷区向沟道区内扩展，以改善DIBL效应，并增大漏极对应的源漏掺杂层中的掺杂离子向沟道区内扩散的难度，从而改善短沟道效应，而第一缓冲层的厚度较小，以保证所述源漏掺杂层对沟道区施加足够的应力，从而提高载流子的迁移率；综上，本发明实施例通过形成厚度不同的第一缓冲层和第二缓冲层，在改善短沟道效应的同时，提高载流子的迁移率，从而提高了器件性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底100。
所述基底100用于为半导体结构的形成提供工艺平台。
其中，所述基底100可用于形成NMOS晶体管和PMOS晶体管中的一种或两种。本实施例中，以所形成的半导体结构为PMOS晶体管为例，进行说明。
本实施例中，以所形成的半导体结构为鳍式场效应晶体管为例，所述基底100包括衬底110以及凸出于所述衬底110的多个分立的鳍部120。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部120与所述衬底110为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部120的材料与所述衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
在其他实施例中，所形成的半导体结构还可以为平面结构，所述基底相应为平面衬底。
需要说明的是，所述形成方法还包括：在所述鳍部120露出的衬底110上形成隔离结构101，所述隔离结构101覆盖所述鳍部120的部分侧壁，且所述隔离结构101的顶部低于所述鳍部120的顶部。
所述隔离结构101用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
参考图2，形成所述隔离结构101后，在所述基底100上形成栅极结构200。
所述栅极结构200可以为多晶硅栅结构，也可以为金属栅结构。
本实施例中，所述栅极结构200为多晶硅栅结构，且所述栅极结构200为叠层结构，包括栅氧化层210以及位于所述栅氧化层210上的栅极层220。
本实施例中，所述栅氧化层210的材料为氧化硅，所述栅极层220的材料为多晶硅。
在其他实施例中，所述栅极结构也可以为单层结构，仅包括栅极层。
本实施例中，形成所述栅极结构200的步骤包括：在所述鳍部120表面形成栅氧化层210；在所述栅氧化层210上形成栅极材料层；在所述栅极材料层上形成栅极掩膜层250；以所述栅极掩膜层250为掩膜，图形化所述栅极材料层，形成位于所述栅氧化层210上的栅极层220，所述栅极层220横跨所述鳍部120且位于所述鳍部120的部分顶部和部分侧壁上。
所述栅极掩膜层250用于作为形成所述栅极层220的刻蚀掩膜，所述栅极掩膜层250还可以在后续工艺制程中保护所述栅极结构200的顶部。
所述栅极掩膜层250的材料为硬掩膜(hard mask，HM)材料。本实施例中，所述栅极掩膜层250的材料为氮化硅。
结合参考图3，所述形成方法还包括：在所述栅极层220的侧壁上形成侧墙230。
所述侧墙230用于定义后续源漏掺杂层的形成区域，还用于在后续工艺制程中对所述栅极结构200的侧壁起到保护作用。
所述侧墙230的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙230可以为单层结构或叠层结构。本实施例中，所述侧墙230为单层结构，所述侧墙230的材料为氮化硅。
参考图4，在所述栅极结构200两侧的基底100内形成凹槽(未标示)，包括位于所述栅极结构200一侧的第一凹槽121以及位于所述栅极结构200另一侧的第二凹槽122。
所述凹槽用于为后续形成源漏掺杂层提供空间位置。其中，后续形成于所述第一凹槽121中的源漏掺杂层用于作为源极，形成于所述第二凹槽122中的源漏掺杂层用于作为漏极。
具体地，以所述侧墙230为掩膜，刻蚀所述栅极结构200两侧的鳍部120，在所述鳍部120内形成所述第一凹槽121和第二凹槽122。其中，所述鳍部120表面形成有栅氧化层210，因此，在刻蚀所述鳍部120之前，还包括：刻蚀所述栅氧化层210。
结合参考图5至图10，在所述第一凹槽121的底部和侧壁上形成第一缓冲层420(如图10所示)，在所述第二凹槽122的底部和侧壁上形成第二缓冲层430(如图10所示)，所述第一缓冲层420的厚度小于第二缓冲层430的厚度。
后续制程包括在所述凹槽中形成源漏掺杂层，源漏掺杂层通常包括掺杂有离子的应力层，所述第一缓冲层420和第二缓冲层430中的掺杂离子类型和源漏掺杂层中的掺杂离子类型相同，且所述第一缓冲层420和第二缓冲层430中掺杂离子的掺杂浓度均低于源漏掺杂层中掺杂离子的掺杂浓度。其中，所述掺杂离子为N型离子或P型离子。
一方面，所述第一缓冲层420和第二缓冲层430用于作为应力缓冲层，从而防止源漏掺杂层与基底100之间出现晶格失配过大的问题；另一方面，所述第一缓冲层420和第二缓冲层430还用于作为扩散缓冲层，使得掺杂离子在所述源漏掺杂层和扩散缓冲层中的掺杂浓度呈梯度变化，从而使源漏掺杂层中的掺杂离子不易穿过所述第一缓冲层420或第二缓冲层430而扩散至沟道区中，进而改善短沟道效应。
后续形成于所述第一凹槽121中的源漏掺杂层用于作为源极，形成于所述第二凹槽122中的源漏掺杂层用于作为漏极，在器件工作时，漏极通常用于加载电压，与源极相比，漏极上加载的电压较大，由于第二缓冲层430的厚度较大，这增大了漏极和沟道区之间的距离，有利于抑制漏衬反偏PN结的空间电荷区向沟道区内扩展，以改善DIBL效应，并增大漏极对应的源漏掺杂层中的掺杂离子向沟道区内扩散的难度，从而改善短沟道效应，而第一缓冲层420的厚度较小，以保证所述源漏掺杂层对沟道区施加足够的应力，从而提高载流子的迁移率；综上，本实施例通过形成厚度不同的第一缓冲层420和第二缓冲层430，在改善短沟道效应的同时，提高载流子的迁移率，从而提高了器件性能。
当所形成的半导体结构为PMOS晶体管时，所述第一缓冲层420的材料包括掺杂有P型离子的Si和掺杂有P型离子的SiGe中的一种或两种，所述第二缓冲层430的材料包括掺杂有P型离子的Si和掺杂有P型离子的SiGe中的一种或两种；当所形成的半导体结构为NMOS晶体管时，所述第一缓冲层420和第二缓冲层430的材料均为掺杂有N型离子的Si。
本实施例中，以所形成的半导体结构为PMOS晶体管为例，所述第一缓冲层420和第二缓冲层430的材料均为掺杂有P型离子的SiGe。而且，当源漏掺杂层的材料为掺杂有P型离子的SiGe时，源漏掺杂层对应的SiGe层中的Ge原子百分比浓度更高，从而使所述第一缓冲层420和第二缓冲层430起到应力缓冲层的作用。
需要说明的是，所述第一缓冲层420的厚度T3(如图10所示)不宜过小，也不宜过大。如果所述第一缓冲层420的厚度T3过小，则容易导致源极对应的源漏掺杂层和基底100之间出现晶格失配过大的问题；如果所述第一缓冲层420的厚度T3过大，则容易导致源极产生的应力过小，不利于提高载流子的迁移率。为此，本实施例中，所述第一缓冲层420的厚度T3为3nm至20nm。
还需要说明的是，所述第二缓冲层430的厚度(未标示)不宜过小，也不宜过大。如果所述第二缓冲层430的厚度过小，则难以改善短沟道效应；如果所述第二缓冲层430的厚度过大，则容易导致漏极产生的应力过小，不利于提高载流子的迁移率。为此，本实施例中，所述第二缓冲层430的厚度为7nm至32nm。
本实施例中，采用选择性外延工艺形成所述第一缓冲层420和第二缓冲层430，以提高形成质量和材料纯净度，并有利于提高所述第一缓冲层420在第一凹槽121中的粘附性以及第二缓冲层430在第二凹槽122中的粘附性。
结合参考图5至图7，形成所述第一缓冲层420和第二缓冲层430之前，还包括：在所述第一凹槽121的底部和侧壁上形成保护层300(如图7所示)。
后续制程包括在所述第二凹槽122的底部和侧壁上形成第三缓冲层，所述保护层300用于防止第三缓冲层形成于第一凹槽121中，因此，后续同时在所述第一凹槽121和第二凹槽122中形成第一缓冲层后，所述第一凹槽121中仅形成有所述第一缓冲层，所述第二凹槽122中形成有所述第三缓冲层以及位于所述第三缓冲层上的第一缓冲层，所述第二凹槽122中的第三缓冲层和第一缓冲层构成叠层结构的第二缓冲层，从而获得不同厚度的第一缓冲层和第二缓冲层。
形成第三缓冲层后，还需去除所述保护层300，以露出所述第一凹槽121中的基底100材料，因此，所述保护层300为易于被去除的材料，且所述保护层300和基底100之间的兼容性较高。为此，所述保护层300的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼或碳氮化硼等介电材料。本实施例中，所述保护层300的材料为氧化硅。氧化硅是半导体领域中常用的材料，工艺成本低、形成工艺和去除工艺简单、工艺风险较低。
需要说明的是，所述保护层300的厚度T1(如图7所示)不宜过小，也不宜过大。如果所述保护层300的厚度T1过小，则容易降低保护层300的厚度均一性以及保护层300对所述第一凹槽121露出的基底100的保护作用；如果所述保护层300的厚度T1过大，相应会增加后续去除所述保护层300的工艺难度，且还会造成不必要的浪费。为此，本实施例中，所述保护层300的厚度T1为至/>
具体地，形成所述保护层300的步骤包括：
参考图5，形成保形覆盖所述凹槽底部和侧壁、以及所述栅极结构200的保护膜305。
经后续的图形化工艺后，剩余保护膜305用于作为保护层。
本实施例中，所述保护膜305的材料为氧化硅。
本实施例中，形成所述保护膜305的工艺为原子层沉积工艺。原子层沉积工艺具有较好的台阶覆盖能力，且所形成膜层的厚度均一性较高，有利于提高后续保护层在所述第一凹槽121的底部和侧壁上的形成质量。在其他实施例中，还可以利用化学气相沉积工艺形成所述保护膜。
结合参考图6至图7，去除所述栅极结构200靠近所述第二凹槽122一侧的保护膜305，保留剩余保护膜305作为所述保护层300。
具体地，去除所述栅极结构200靠近所述第二凹槽122一侧的保护膜305的步骤包括：
参考图6，以所述栅极结构200作为遮蔽层，采用离子注入工艺对所述栅极结构200任一侧的保护膜305进行掺杂处理310，适于增大所述栅极结构200两侧的保护膜305之间的刻蚀选择比，所述离子注入工艺的离子注入方向与所述基底100表面法线方向成一夹角α且向所述栅极结构200的任一侧壁一侧倾斜。
通过以所述栅极结构200作为遮蔽层进行离子注入，即利用遮蔽效应(shadoweffect)，能够在无掩膜的情况下进行离子注入，从而降低了工艺成本，而且，由于无需形成掩膜层，相应还降低了工艺难度、简化了工艺步骤，显著提高了离子注入工艺的工艺窗口，尤其是在器件特征尺寸不断缩小的情况下，该效果尤为显著。
其中，所述掺杂处理适于增大靠近所述第一凹槽121一侧的保护膜305的耐刻蚀度或者降低靠近所述第二凹槽122一侧的保护膜305的耐刻蚀度，从而增大所述栅极结构200两侧的保护膜305之间的刻蚀选择比。
需要说明的是，所述夹角α不宜过小，也不宜过大。如果所述夹角α过小，遮蔽效应不明显，容易导致所述栅极结构200两侧的保护膜305中均掺杂有离子，从而难以增大所述栅极结构200两侧的保护膜305之间的刻蚀选择比；如果所述夹角α过大，则容易导致离子被注入至栅极结构200侧壁的保护膜305中，而所述第一凹槽121或第二凹槽122中的保护膜305未被注入离子，同理，也难以增大第一凹槽121和第二凹槽122中的保护膜305之间的刻蚀选择比。为此，本实施例中，所述夹角α为25度至60度。
本实施例中，对所述栅极结构200靠近所述第一凹槽121一侧的保护膜305进行所述掺杂处理310，适于增大掺杂有离子的保护膜305的耐刻蚀度，因此，后续对所述保护膜305进行刻蚀时，所述第一凹槽121中的保护膜305能够被保留。
相应的，所述离子注入工艺的注入离子为Si离子。
所述保护膜305的材料为氧化硅，通过对所述第一凹槽121一侧的保护膜305进行Si掺杂，使被注入Si离子的保护膜305材料转变为富硅氧化硅(silicon rich oxide，SRO)。与氧化硅相比，富硅氧化硅的致密度和硬度更高，后续对所述保护膜305进行刻蚀时，该刻蚀工艺对富硅氧化硅材料的刻蚀速率较小，使得所述第一凹槽121中的保护膜305能够被保留。其中，富硅氧化硅指的是Si的原子百分比含量较高的氧化硅材料。
需要说明的是，所述离子注入工艺的注入能量不宜过小，也不宜过大。如果注入能量过小，则离子的注入深度相应过小，这容易导致所形成的富硅氧化硅层厚度过小，后续刻蚀所述保护膜305时，所述富硅氧化硅层容易被过早的去除，从而导致所述第一凹槽121中的剩余保护膜305厚度过小，或者，导致所述第一凹槽121中的保护膜305被完全去除，使得所述第一凹槽121中的基底100被暴露；如果注入能量过大，则Si离子容易被注入至所述基底100或栅极结构200中，不仅容易对所述基底100和栅极结构200造成损伤，还可能导致器件的电性参数发生偏差。为此，本实施例中，所述离子注入工艺的注入能量为0.5KeV至10KeV。
还需要说明的是，所述离子注入工艺的注入剂量不宜过小，也不宜过大。如果注入剂量过小，则被注入Si离子的保护膜305中的Si含量较低，不利于增大所述栅极结构200两侧的保护膜之间的刻蚀选择比；如果注入剂量过大，注入的离子反而使得保护膜305变得疏松，而且考虑到化学饱和度和机台的因素，注入剂量也不宜过大。为此，本实施例中，所述离子注入工艺的注入剂量为1E14原子每平方厘米至5E16原子每平方厘米。
在另一些实施例中，也可以对所述栅极结构靠近所述第二凹槽一侧的保护膜进行掺杂处理，适于降低掺杂有离子的保护膜的耐刻蚀度，因此，后续对所述保护膜进行刻蚀时，所述第二凹槽中的保护膜的去除速率更快，所述第二凹中的保护膜被去除后，所述第一凹槽中的保护膜能够被保留。
在该实施例中，所述离子注入工艺的注入离子为Ar离子。Ar离子破坏保护膜材料的晶格，降低其材料致密度，从而使被注入Ar离子的保护膜更容易被去除。相应的，考虑到Ar的原子质量，所述离子注入工艺的注入能量为1.5KeV至20KeV。
在该实施例中，如果注入剂量过小，则用于降低保护膜的耐刻蚀度的效果变差，不利于增大所述栅极结构两侧的保护膜之间的刻蚀选择比；如果注入剂量过大，离子容易被注入至基底或栅极结构中，反而会导致器件的性能下降。为此，Ar离子的注入剂量为1E14原子每平方厘米至2E16原子每平方厘米。
在其他实施例中，根据保护膜的材料设定以及实际情况，还可以通过光罩(mask)，选择性地刻蚀去除栅极结构靠近所述第二凹槽一侧的保护膜。
参考图7，在所述掺杂处理310(如图6所示)后，采用无掩膜刻蚀工艺，刻蚀所述保护膜305(如图6所示)，形成保护层300。
由于所述栅极结构200两侧的保护膜305之间的刻蚀选择比较高，因此，能够采用无掩膜刻蚀工艺进行刻蚀，这不仅降低了工艺成本、简化了工艺步骤，而且，显著提高了刻蚀工艺的工艺窗口，尤其是在器件特征尺寸不断缩小的情况下，该效果尤为显著。
本实施例中，采用湿法刻蚀工艺，刻蚀所述保护膜305。通过选用湿法刻蚀工艺，易于实现较高的刻蚀选择比，而且，能够避免第二凹槽122露出的基底100受到等离子体损伤，从而为后续的外延工艺提供良好的界面基础。
具体地，所述保护膜305的材料为氧化硅，所述湿法刻蚀工艺采用的刻蚀溶液相应为氢氟酸溶液。
参考图8，形成所述保护层300后，在所述第二凹槽122的底部和侧壁上形成第三缓冲层410。
所述第三缓冲层410用于作为后续第二缓冲层的一部分，并通过调节所述第三缓冲层410的厚度，使后续第二缓冲层的厚度满足工艺需求。
本实施例中，所形成的半导体结构为PMOS晶体管，所述第三缓冲层410的材料为掺杂有P型离子的SiGe。
具体地，所述第三缓冲层410中P型离子的掺杂浓度低于源漏掺杂层中P型离子的掺杂浓度，且所述第三缓冲层410中Ge的原子百分比浓度较低，从而起到应力缓冲层和扩散缓冲层的作用。其中，Ge的原子百分比浓度指的是Ge的原子个数占Ge和Si的总原子个数的比值。
需要说明的是，在所述第三缓冲层410中，Ge的原子百分比浓度不宜过低，也不宜过高。如果Ge的原子百分比浓度过低，后续在第二缓冲层上形成源漏掺杂层时，第二缓冲层和源漏掺杂层之间出现晶格失配过大的问题；如果Ge的原子百分比浓度过高，则容易导致所述第三缓冲层410和基底100之间出现晶格失配过大的问题。为此，本实施例中，SiGe中Ge的原子百分比浓度为5％至25％。
其中，当源漏掺杂层的材料包括掺杂有P型离子的SiGe时，所述第三缓冲层410中Ge的原子百分比浓度低于源漏掺杂层中Ge的原子百分比浓度。
在另一些实施例中，当所形成的半导体结构为PMOS晶体管时，所述第三缓冲层的材料也可以为掺杂有P型离子的Si。在其他实施例中，当所形成的半导体结构为NMOS晶体管时，所述第三缓冲层的材料为掺杂有N型离子的Si。
本实施例中，采用选择性外延工艺形成所述第三缓冲层410，且在所述选择性外延工艺的过程中进行原位掺杂。在其他实施例中，也可以通过择性外延工艺形成所述第三缓冲层后，对所述第三缓冲层进行掺杂处理。
由于所述第一凹槽121中形成有保护层300，因此，在选择性外延工艺的过程中，仅在所述保护层300露出的基底100上进行外延生长，使得所述第三缓冲层410仅形成在第二凹槽122的底部和侧壁上，无需再采用另一刻蚀步骤用于去除其他区域的的第三缓冲层410，形成第三缓冲层410的工艺简单，且所述第三缓冲层410以及所述第三缓冲层410露出的基底100受损的概率较低。
还需要说明的是，所述第三缓冲层410的厚度T2不宜过小，也不宜过大。如果所述第三缓冲层410的厚度T2过小，则为了保障后续源极一侧的第一缓冲层厚度能够满足工艺需求，相应会导致第二缓冲层的厚度过小，或者，为了使第二缓冲层的厚度能够满足工艺需求，相应会导致源极一侧的第一缓冲层厚度过大，这均会对器件的性能产生不良影响；如果所述第三缓冲层410的厚度T2过大，相应会导致第二缓冲层的厚度过大，从而容易导致漏极位置处产生的应力过小，不利于提高载流子的迁移率。为此，本实施例中，所述第三缓冲层410的厚度T2为4nm至12nm。
参考图9，形成所述第三缓冲层410后，去除所述保护层300(如图8所示)。
通过去除所述保护层300，以露出所述第一凹槽121的基底100，从而为后续在所述第一凹槽121中形成第一缓冲层做好工艺准备。
本实施例中，采用SiCoNi刻蚀工艺，去除所述保护层300。SiCoNi刻蚀工艺是一种化学刻蚀方法，与传统的干法刻蚀工艺相比，SiCoNi刻蚀工艺在没有电浆和等离子体轰击的环境中对薄膜进行刻蚀，降低了对其他膜层结构(例如：基底100和栅极结构200)的破坏；而与传统的湿法刻蚀工艺相比，尽管SiCoNi刻蚀工艺也是采用化学腐蚀的方式进行刻蚀，但能够获得更高的刻蚀选择比，也有利于降低基底100和栅极结构200受损的概率，且还能减小对所述第一凹槽121和第二凹槽122形貌的影响、改善刻蚀负载效应。
参考图10，去除所述保护层300(如图8所示)后，在所述第一凹槽121的底部和侧壁上、以及所述第三缓冲层410上形成所述第一缓冲层420，所述第二凹槽122中的第一缓冲层420和第三缓冲层410构成的叠层结构所述第二缓冲层430。
本实施例中，为了提供工艺兼容性，降低工艺调节的难度，所述第一缓冲层420和第三缓冲层410的材料相同。具体地，所形成的半导体结构为PMOS晶体管，所述第一缓冲层420的材料为掺杂有P型离子的SiGe。
其中，所述第一缓冲层420中P型离子的掺杂浓度低于源漏掺杂层中P型离子的掺杂浓度，且所述第一缓冲层420中Ge的原子百分比浓度较低，从而起到应力缓冲层和扩散缓冲层的作用。本实施例中，在所述第一缓冲层420中，SiGe中Ge的原子百分比浓度为5％至25％。其中，当源漏掺杂层的材料包括掺杂有P型离子的SiGe时，所述第一缓冲层420中Ge的原子百分比浓度低于源漏掺杂层中Ge的原子百分比浓度。
在另一些实施例中，当所形成的半导体结构为PMOS晶体管时，所述第一缓冲层的材料也可以为掺杂有P型离子的Si。在其他实施例中，当所形成的半导体结构为NMOS晶体管时，所述第一缓冲层的材料为掺杂有N型离子的Si。
本实施例中，采用选择性外延工艺形成所述第一缓冲层420，且在所述选择性外延工艺的过程中进行原位掺杂。在其他实施例中，也可以通过择性外延工艺形成所述第一缓冲层后，对所述第一缓冲层进行掺杂处理。
需要说明的是，在所述第一凹槽121中，以所述基底100作为基础进行外延生长，在所述第二凹槽122中，以所述第三缓冲层410作为基础进行外延生长，从而获得厚度不同的第一缓冲层420和第二缓冲层430，且所述形成方法未对第一缓冲层420和第三缓冲层410进行刻蚀处理，第一缓冲层420和第二缓冲层430的质量相应较好。
对第一缓冲层420的具体描述，可参考前述对第三缓冲层410的相应描述，在此不再赘述。
参考图11，在所述凹槽(未标示)中形成源漏掺杂层450，所述源漏掺杂层450覆盖所述第一缓冲层420和第二缓冲层430，位于所述第一凹槽121(如图10所示)中的所述源漏掺杂层450用于作为源极，位于所述第二凹槽122(如图10所示)中的所述源漏掺杂层450用于作为漏极。
本实施例中，所形成的半导体结构为PMOS晶体管，所述源漏掺杂层450的材料为掺杂有P型离子的SiGe。其中，所述P型离子为B离子、Ga离子或In离子。在另一些实施例中，所形成的半导体结构为PMOS晶体管时，所述源漏掺杂层的材料也可以为掺杂有P型离子的Si。
在其他实施例中，当所形成的半导体结构为NMOS晶体管，所述源漏掺杂层的材料为掺杂有N型离子的Si或SiC。其中，所述P型离子为P离子、As离子或Sb离子。
所述第一缓冲层420形成于所述第一凹槽121中，所述第二缓冲层430形成于所述第二凹槽122中，且所述第二缓冲层430的厚度更大，这增大了漏极和沟道区之间的距离，有利于改善DIBL效应，并增大漏极对应的源漏掺杂层450中的掺杂离子向沟道区内扩散的难度，从而改善短沟道效应，而第一缓冲层420的厚度较小，以保证所述源漏掺杂层450对沟道区施加足够的应力，从而提高载流子的迁移率；因此，本实施例能够在改善短沟道效应的同时，提高载流子的迁移率，从而提高了器件性能。
相应的，本发明实施例还提供一种半导体结构。参考图11，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100；栅极结构200，位于所述基底100上；源漏掺杂层450，位于所述栅极结构200两侧的基底100内，所述栅极结构200一侧的所述源漏掺杂层450用于作为源极，另一侧的所述源漏掺杂层450用于作为漏极；第一缓冲层420，位于所述源极对应的源漏掺杂层450和基底100之间；第二缓冲层430，位于所述漏极对应的源漏掺杂层450和基底100之间，所述第二缓冲层430的厚度大于所述第一缓冲层420的厚度。
本实施例中，以所述半导体结构为鳍式场效应晶体管为例，所述基底100包括衬底110以及凸出于所述衬底110的多个分立的鳍部120。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部120与所述衬底110为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部120的材料与所述衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
在其他实施例中，所形成的半导体结构还可以为平面结构，所述基底相应为平面衬底。
需要说明的是，所述半导体结构还包括：隔离结构101，位于所述鳍部120露出的衬底110上，所述隔离结构101覆盖所述鳍部120的部分侧壁，且所述隔离结构101的顶部低于所述鳍部120的顶部。
所述隔离结构101用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
所述栅极结构200可以为多晶硅栅结构，也可以为金属栅结构。
本实施例中，所述栅极结构200为多晶硅栅结构，且所述栅极结构200为叠层结构，包括栅氧化层210以及位于所述栅氧化层210上的栅极层220。
本实施例中，所述栅氧化层210的材料为氧化硅，所述栅极层220的材料为多晶硅。
在其他实施例中，所述栅极结构也可以为单层结构，仅包括栅极层。
所述栅极层220的侧壁上形成有侧墙230，所述侧墙230用于定义源漏掺杂层450的形成区域，还用于在所述半导体结构的形成过程中对所述栅极层220的侧壁起到保护作用。
所述侧墙230的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙230可以为单层结构或叠层结构。本实施例中，所述侧墙230为单层结构，所述侧墙230的材料为氮化硅。
本实施例中，所述侧墙230还覆盖露出于所述栅极层220的栅氧化层210顶部。
本实施例中，所述半导体结构为PMOS晶体管，所述源漏掺杂层450的材料为掺杂有P型离子的SiGe。其中，所述P型离子为B离子、Ga离子或In离子。在另一些实施例中，所述半导体结构为PMOS晶体管时，所述源漏掺杂层的材料也可以为掺杂有P型离子的Si。
在其他实施例中，当所述半导体结构为NMOS晶体管，所述源漏掺杂层的材料为掺杂有N型离子的Si或SiC。其中，所述P型离子为P离子、As离子或Sb离子。
所述第一缓冲层420和第二缓冲层430中的掺杂离子类型和源漏掺杂层450中的掺杂离子类型相同，且所述第一缓冲层420和第二缓冲层430中掺杂离子的掺杂浓度均低于源漏掺杂层450中掺杂离子的掺杂浓度。
一方面，所述第一缓冲层420和第二缓冲层430用于作为应力缓冲层，从而防止源漏掺杂层450与基底100之间出现晶格失配过大的问题；另一方面，所述第一缓冲层420和第二缓冲层430还用于作为扩散缓冲层，使得掺杂离子在源漏掺杂层450和扩散缓冲层中的掺杂浓度呈梯度变化，从而使源漏掺杂层450中的掺杂离子不易穿过所述第一缓冲层420或第二缓冲层430而扩散至沟道区中，进而改善短沟道效应。
其中，第一缓冲层420位于源极对应的源漏掺杂层450和基底100之间；第二缓冲层430位于漏极对应的源漏掺杂层450和基底100之间，在器件工作时，漏极通常用于加载电压，由于第二缓冲层430的厚度较大，这增大了漏极和沟道区之间的距离，有利于抑制漏衬反偏PN结的空间电荷区向沟道区内扩展，以改善DIBL效应，并增大漏极对应的源漏掺杂层450中的掺杂离子向沟道区内扩散的难度，从而改善短沟道效应，而第一缓冲层420的厚度较小，以保证所述源漏掺杂层450对沟道区施加足够的应力，从而提高载流子的迁移率；综上，本实施例通过形成厚度不同的第一缓冲层420和第二缓冲层430，在改善短沟道效应的同时，提高载流子的迁移率，从而提高了器件性能。
所述半导体结构为PMOS晶体管，因此，所述第一缓冲层420的材料包括掺杂有P型离子的Si和掺杂有P型离子的SiGe中的一种或两种，所述第二缓冲层430的材料包括掺杂有P型离子的Si和掺杂有P型离子的SiGe中的一种或两种。
以所述第一缓冲层420为例，当所述第一缓冲层420的材料包括掺杂有P型离子的SiGe时，所述第一缓冲层420中Ge的原子百分比浓度较低，而且，所述第一缓冲层420中Ge的原子百分比浓度低于源漏掺杂层450中Ge的原子百分比浓度，从而起到应力缓冲层的作用，。其中，Ge的原子百分比浓度指的是Ge的原子个数占Ge和Si的总原子个数的比值。
本实施例中，所述第一缓冲层420为单层结构，所述第一缓冲层420的材料为掺杂有P型离子的SiGe。
需要说明的是，在所述第一缓冲层420中，Ge的原子百分比浓度不宜过低，也不宜过高。如果Ge的原子百分比浓度过低，第一缓冲层420和源漏掺杂层450之间出现晶格失配过大的问题；如果Ge的原子百分比浓度过高，则容易导致所述第一缓冲层420和基底100之间出现晶格失配过大的问题。为此，本实施例中，SiGe中Ge的原子百分比浓度为5％至25％
在其他实施例中，当所述半导体结构为NMOS晶体管时，所述第一缓冲层的材料相应为掺杂有N型离子的Si。
需要说明的是，所述第一缓冲层420的厚度T3(如图10所示)不宜过小，也不宜过大。如果所述第一缓冲层420的厚度T3过小，则容易导致源极对应的源漏掺杂层450和基底100之间出现晶格失配过大的问题；如果所述第一缓冲层420的厚度T3过大，则容易导致源极位置处产生的应力过小，不利于提高载流子的迁移率。为此，本实施例中，所述第一缓冲层420的厚度T3为3nm至20nm。
同理，所述第二缓冲层430的材料包括掺杂有P型离子的Si和掺杂有P型离子的SiGe中的一种或两种。本实施例中，为了提供工艺兼容性，降低工艺调节的难度，所述第二缓冲层430和第一缓冲层420的材料相同。具体地，所述第二缓冲层430的材料为掺杂有P型离子的SiGe，且所述第二缓冲层430中Ge的原子百分比浓度低于源漏掺杂层450中Ge的原子百分比浓度。
本实施例中，在所述第二缓冲层430中，SiGe中Ge的原子百分比浓度为5％至25％。
在其他实施例中，当所述半导体结构为NMOS晶体管时，所述第二缓冲层的材料为掺杂有N型离子的Si。
对第二缓冲层430的具体描述，可参考前述对第一缓冲层420的相应描述，在此不再赘述。
需要说明的是，所述第二缓冲层430的厚度(未标示)不宜过小，也不宜过大。如果所述第二缓冲层430的厚度过小，则难以改善短沟道效应；如果所述第二缓冲层430的厚度过大，则容易导致漏极位置处产生的应力过小，不利于提高载流子的迁移率。为此，本实施例中，所述第二缓冲层430的厚度为7nm至32nm。
本实施例中，所述第二缓冲层430为叠层结构。具体地，所述第一缓冲层420还位于所述漏极对应的所述源漏掺杂层4509和基底100之间；所述半导体结构还包括：第三缓冲层410，位于所述漏极一侧的第一缓冲层420和基底100之间，所述漏极一侧的第三缓冲层410和第一缓冲层420构成所述第二缓冲层430。
所述第三缓冲层410为第二缓冲层430的一部分，通过调节所述第三缓冲层410的厚度，易于使第二缓冲层430的厚度满足工艺需求，并能够使第一缓冲层420度厚度满足工艺需求。
其中，在所述半导体结构的形成过程中，通过先在漏极一侧形成所述第三缓冲层410，再同时在栅极结构200两侧形成第一缓冲层420的方式，即可获得厚度不同的第一缓冲层420和第二缓冲层430，所述形成方法未对第一缓冲层420和第三缓冲层410进行刻蚀处理，相应的，使得第一缓冲层420和第二缓冲层430的质量得到保障。
本实施例中，所述半导体结构为PMOS晶体管，所述第三缓冲层410的材料为掺杂有P型离子的SiGe，SiGe中Ge的原子百分比浓度为5％至25％。
在另一些实施例中，当所述半导体结构为PMOS晶体管时，所述第三缓冲层的材料也可以为掺杂有P型离子的Si。在其他实施例中，当所述半导体结构为NMOS晶体管时，所述第三缓冲层的材料为掺杂有N型离子的Si。
对第三缓冲层410的具体描述，可参考前述对第一缓冲层420的相应描述，在此不再赘述。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成栅极结构；
在所述栅极结构两侧的基底内形成凹槽，包括位于所述栅极结构一侧的第一凹槽以及位于所述栅极结构另一侧的第二凹槽；
在所述第一凹槽的底部和侧壁上形成第一缓冲层，在所述第二凹槽的底部和侧壁上形成第二缓冲层，所述第一缓冲层的厚度小于所述第二缓冲层的厚度，所述第一缓冲层和第二缓冲层用于作为应力缓冲层，还用于作为扩散缓冲层；
在所述凹槽中形成源漏掺杂层，所述源漏掺杂层覆盖所述第一缓冲层和第二缓冲层，位于所述第一凹槽中的所述源漏掺杂层用于作为源极，位于所述第二凹槽中的所述源漏掺杂层用于作为漏极。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一缓冲层和第二缓冲层之前，还包括：在所述第一凹槽的底部和侧壁上形成保护层；
形成所述第一缓冲层和第二缓冲层的步骤包括：形成所述保护层后，在所述第二凹槽的底部和侧壁上形成第三缓冲层；形成所述第三缓冲层后，去除所述保护层；去除所述保护层后，在所述第一凹槽的底部和侧壁上、以及所述第三缓冲层上形成所述第一缓冲层，所述第二凹槽中的第一缓冲层和第三缓冲层构成的叠层结构所述第二缓冲层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼或碳氮化硼。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第一凹槽的底部和侧壁上形成保护层的步骤包括：形成保形覆盖所述凹槽底部和侧壁、以及所述栅极结构的保护膜；
去除所述栅极结构靠近所述第二凹槽一侧的保护膜，保留剩余所述保护膜作为所述保护层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除所述栅极结构靠近所述第二凹槽一侧的保护膜的步骤包括：以所述栅极结构作为遮蔽层，采用离子注入工艺对所述栅极结构任一侧的保护膜进行掺杂处理，适于增大靠近所述第一凹槽一侧的保护膜的耐刻蚀度或者降低靠近所述第二凹槽一侧的保护膜的耐刻蚀度，所述离子注入工艺的离子注入方向与所述基底表面法线方向成一夹角且向所述栅极结构的任一侧壁一侧倾斜；
在所述掺杂处理后，采用无掩膜刻蚀工艺，刻蚀所述保护膜。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述保护膜的材料为氧化硅；
对所述栅极结构靠近所述第一凹槽一侧的保护膜进行所述掺杂处理，所述离子注入工艺的注入离子为Si离子；
或者，对所述栅极结构靠近所述第二凹槽一侧的保护膜进行掺杂处理，所述离子注入工艺的注入离子为Ar离子。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的参数包括：所述夹角为25度至60度。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的参数包括：注入离子为Si离子，注入能量为0.5KeV至10KeV，注入剂量为1E14原子每平方厘米至5E16原子每平方厘米；
或者，注入离子为Ar离子，注入能量为1.5KeV至20KeV，注入剂量为1E14原子每平方厘米至2E16原子每平方厘米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，采用选择性外延工艺形成所述第一缓冲层和第二缓冲层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一缓冲层的厚度为3nm至20nm，所述第二缓冲层的厚度为7nm至32nm。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为NMOS晶体管，所述第一缓冲层和第二缓冲层的材料均为掺杂有N型离子的Si；
或者，
所述半导体结构为PMOS晶体管，所述第一缓冲层的材料包括掺杂有P型离子的Si和掺杂有P型离子的SiGe中的一种或两种，所述第二缓冲层的材料包括掺杂有P型离子的Si和掺杂有P型离子的SiGe中的一种或两种。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，SiGe中Ge的原子百分比浓度为5％至25％。
13.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为至/>
14.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述保护层的工艺包括原子层沉积工艺或化学气相沉积工艺。
15.如权利要求2或5所述的半导体结构的形成方法，其特征在于，采用SiCoNi刻蚀工艺，去除所述保护层。
16.一种半导体结构，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
源漏掺杂层，位于所述栅极结构两侧的基底内，所述栅极结构一侧的所述源漏掺杂层用于作为源极，另一侧的所述源漏掺杂层用于作为漏极；
第一缓冲层，位于所述源极对应的源漏掺杂层和基底之间；
第二缓冲层，位于所述漏极对应的源漏掺杂层和基底之间，所述第二缓冲层的厚度大于所述第一缓冲层的厚度；
所述第一缓冲层和第二缓冲层用于作为应力缓冲层，还用于作为扩散缓冲层。
17.如权利要求16所述的半导体结构，其特征在于，所述第二缓冲层为叠层结构；
所述第一缓冲层还位于所述漏极对应的所述源漏掺杂层和基底之间；
所述半导体结构还包括：第三缓冲层，位于所述漏极一侧的第一缓冲层和基底之间，所述漏极一侧的第三缓冲层和第一缓冲层构成所述第二缓冲层。
18.如权利要求16所述的半导体结构，其特征在于，所述半导体结构为NMOS晶体管，所述第一缓冲层和第二缓冲层的材料均为掺杂有N型离子的Si；或者，
所述半导体结构为PMOS晶体管，所述第一缓冲层的材料包括掺杂有P型离子的Si和掺杂有P型离子的SiGe中的一种或两种，所述第二缓冲层的材料包括掺杂有P型离子的Si和掺杂有P型离子的SiGe中的一种或两种。
19.如权利要求18所述的半导体结构，其特征在于，SiGe中Ge的原子百分比浓度为5％至25％。
20.如权利要求16所述的半导体结构，其特征在于，所述第一缓冲层的厚度为3nm至20nm，所述第二缓冲层的厚度为3nm至20nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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| CN201910152023.7A CN111627816B (zh) | 2019-02-28 | 2019-02-28 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
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| CN111627816A CN111627816A (zh) | 2020-09-04 |
| CN111627816B true CN111627816B (zh) | 2023-07-18 |
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ID=72272474
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| CN201910152023.7A Active CN111627816B (zh) | 2019-02-28 | 2019-02-28 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111627816B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112466932A (zh) * | 2020-11-30 | 2021-03-09 | 泉芯集成电路制造(济南)有限公司 | 晶体管外延结构及其制备方法 |
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| CN102376715A (zh) * | 2010-08-11 | 2012-03-14 | 中国科学院微电子研究所 | 一种无电容型动态随机访问存储器结构及其制备方法 |
| CN106910684A (zh) * | 2015-12-23 | 2017-06-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN108695159A (zh) * | 2017-04-05 | 2018-10-23 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及其制造方法 |
| CN108962987A (zh) * | 2017-05-19 | 2018-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN109087859A (zh) * | 2017-06-13 | 2018-12-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI259520B (en) * | 2005-07-13 | 2006-08-01 | Promos Technologies Inc | Semiconductor device and manufacturing method thereof |
-
2019
- 2019-02-28 CN CN201910152023.7A patent/CN111627816B/zh active Active
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| CN109087859A (zh) * | 2017-06-13 | 2018-12-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
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| CN111627816A (zh) | 2020-09-04 |
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