TWI831182B - 製造半導體裝置的方法 - Google Patents

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李欣怡
張文
張翔筆
趙皇麟
程仲良
志安 徐
李昆育
沈澤民
董彥佃
吳俊毅
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Abstract

一種製造半導體裝置的方法包括：移除第一虛設閘極堆疊和第二虛設閘極堆疊以形成第一溝槽和第二溝槽。第一虛設閘極堆疊和第二虛設閘極堆疊分別在第一裝置區域中和第二裝置區域中。方法還包括沉積分別地延伸至第一溝槽中和第二溝槽中的第一閘極介電層和第二閘極介電層。形成含氟的層其包含在第一閘極介電層上方的第一部分、和在第二閘極介電層上方的第二部分。移除第二部分，執行退火製程以使在第一部分的氟擴散到第一閘極介電層內，以及在退火製程之後的一時間點分別在第一閘極介電層和第二閘極介電層上方形成第一功函數層和第二功函數層。

Description

製造半導體裝置的方法
本揭示內容係關於在半導體裝置中閘極結構的製造方法。
半導體裝置用於各種電子應用，例如，個人電腦、行動電話、數位相機、和其他的電子設備。製造半導體裝置通常經由在半導體基板上方依序地沉積絕緣層或介電層、導電層、和半導體層的材料，以及使用微影來將各個材料層圖案化，以形成多個電路組件和在其上的多個元件。
半導體產業不斷提高各個電子組件的積體化密度(例如，電晶體、二極體、電阻器、電容器等)，經由不斷地減小特徵尺寸，這允許更多的組件集成在一給定的晶片區域之內。然而，由於減小了最小特徵尺寸，出現了額外的問題，並且這些問題應該得到解決。
本揭示內容的一些實施方式提供了一種製造半導體裝置的方法，包含：移除第一虛設閘極堆疊和第二虛設閘極堆疊，以形成第一溝槽和第二溝槽，其中第一虛設閘 極堆疊和第二虛設閘極堆疊分別地在第一裝置區域中和第二裝置區域中；沉積分別地延伸到第一溝槽和第二溝槽中的第一閘極介電層和第二閘極介電層；形成含氟的層，含氟的層包含在第一閘極介電層上方的第一部分、和在第二閘極介電層上方的第二部分；移除含氟的層的第二部分；執行退火製程，以將在含氟的層的第一部分中的氟擴散至第一閘極介電層內；以及在退火製程之後，分別地在第一閘極介電層和第二閘極介電層上方形成第一功函數層和第二功函數層。
本揭示內容的另一些實施方式提供了一種製造半導體裝置的方法，包含：在第一多層堆疊的頂表面和多個側壁上形成第一虛設閘極堆疊，其中第一多層堆疊包含交替地設置的第一複數個犧牲層和第一複數個奈米結構；在第二多層堆疊的頂表面和多個側壁上形成第二虛設閘極堆疊，其中第二多層堆疊包含交替地設置的第二複數個犧牲層和第二複數個奈米結構；移除第一虛設閘極堆疊和第二虛設閘極堆疊，以在介電層中分別地形成第一凹陷處和第二凹陷處；移除所述第一複數個犧牲層和所述第二複數個犧牲層；沉積圍繞所述第一複數個奈米結構的多個第一閘極介電質；沉積圍繞第二複數個奈米結構的多個第二閘極介電質；在第一閘極介電質和第二閘極介電質上分別地沉積多個第一保護層和多個第二保護層；在第一保護層和第二保護層上分別地形成多個第一含氟的層和多個第二含氟的層；移除這些第二含氟的層；移除這些第二含氟的層之 後，執行退火製程，其中，這些第一含氟的層經受退火製程；以及在退火製程之後，移除這些第一含氟的層。
本揭示內容的又另一些實施方式提供了一種製造半導體裝置的方法，包含：在第一溝槽中形成第一奈米結構，和形成第一閘極間隔物其包含在第一溝槽的相對的多個側上的多個部分；在第二溝槽中形成第二奈米結構，和形成第二閘極間隔物其包含在第二溝槽的相對的多個側上的多個部分；沉積第一閘極介電質其延伸至第一溝槽中以包圍第一奈米結構；沉積第二閘極介電質其延伸至第二溝槽中以包圍第二奈米結構；以及在形成第一閘極介電質和第二閘極介電質之後，添加氟至第一閘極介電質內，其中當將氟添加到第一閘極介電質內時，氟在第二閘極介電質內保持基本上不變。
10:晶圓
12A-12A:截面
12B-12B:截面
20:基板
20’:基板條帶
22:多層堆疊
22’:多層堆疊
22A:犧牲半導體層(第一層)
22B:奈米結構(第二層)
23:溝槽
24:半導體條帶
24A-24A:截面
24B-24B:截面
26:隔離區域
26T:頂表面
28:鰭片
30:虛設閘極堆疊
32:虛設閘極介電質
34:虛設閘極電極
36:硬遮罩層(硬遮罩)
38:閘極間隔物
41:凹陷處
42:凹陷處
44:內部間隔物
48:源極/汲極區域(外延區域)
50:接觸蝕刻停止層
52:層間介電質
58:凹陷處
59-1:裝置區域
59-2:裝置區域
62:閘極介電質
62A:界面層
62B:高介電常數介電層
64:保護層
66:含氟的層
68:蝕刻遮罩
70:浸滲製程
72:退火製程
73:蝕刻製程
76:導電層
78:填充金屬
80:閘極電極
82:閘極堆疊
84:閘極遮罩
86:層間介電質
88A:接觸插塞(接觸件)
88B:接觸插塞
90:矽化物區域
92-1:閘極全環電晶體
92-2:閘極全環電晶體
95:位置
200:製程流程
202:製程
204:製程
206:製程
208:製程
210:製程
212:製程
214:製程
216:製程
218:製程
220:製程
222:製程
224:製程
226:製程
228:製程
230:製程
232:製程
234:製程
236:製程
238:製程
240:製程
242:製程
244:製程
246:製程
350:基板
350N:n型區域
350P:p型區域
351:分界物
352:鰭片
354:絕緣材料
355:奈米結構
356:隔離區域
358:通道區域
360:虛設介電層
362:虛設閘極層
364:遮罩層
366:鰭片
372:虛設閘極
374:遮罩
380:閘極密封間隔物
382:源極/汲極區域
386:閘極間隔物
387:接觸蝕刻停止層
388:第一層間介電質
389:區域
390:凹陷處
392:閘極介電層
392A:界面層
392B:高介電常數介電層
394:閘極電極層(閘極電極)
394A:襯墊層
394B:功函數調諧層
394C:填充材料
402:閘極介電質
404:閘極電極
408:第二層間介電質
410:閘極接觸件
412:源極/汲極接觸件
600:區域
610:氟處理
612:氟原子
620:偶極層
630:退火
1000:方法
1010:步驟
1020:步驟
1030:步驟
1040:步驟
1050:步驟
1060:步驟
A1-A1:截面
A2-A2:截面
B-B:截面
C-C:截面
D-D:截面
E-E:截面
本揭示內容的多個態樣可由以下的詳細描述並且與所附圖式一起閱讀，得到最佳的理解。注意的是，根據產業中的標準做法，各個特徵並未按比例繪製。事實上，為了討論的清楚起見，可任意地增加或減少各個特徵的尺寸。
第1圖至第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第12A圖、第12B圖、第12C圖、第 13A圖、第13B圖、第14圖至第15圖、第16A圖、第16B圖、第17圖、第18圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第22B圖、第23A圖、第23B圖、第24A圖、第24B圖、第24C圖、第24D圖、和第24E圖繪示了根據一些實施方式在閘極全環(Gate All-Around,GAA)電晶體的形成中的多個中間階段。
第25圖至第27圖繪示了根據一些實施方式的氟的原子百分比的分佈。
第28圖繪示了根據一些實施方式的用於形成閘極全環電晶體的製程流程。
第29圖繪示了根據一些實施方式在三維視圖中的鰭式場效電晶體的實施例。
第30圖至第35圖、第36A圖、第36B圖、第37A圖、第37B圖、第38A圖、第38B圖、第38C圖、第38D圖、第39A圖、第39B圖、第40A圖、第40B圖、第41A圖、第41B圖、第42A圖、第42B圖、第42C圖、第43圖、第44圖、第45圖、第46圖、第47圖、第48圖、第50A圖、第50B圖、第51A圖、第51B圖、第52A圖、和第52B圖繪示了根據一些實施方式在鰭式場效電晶體的形成中的多個中間階段。
第49圖繪示了根據一些實施方式用於形成替換閘極的多個層的方法的流程圖。
第53圖繪示了根據一些實施方式在三維視圖中的閘 極全環電晶體的實施例。
之後的揭示內容提供了許多不同的實施方式或實施例，以實現本揭示內容的不同的特徵。以下描述組件和佈置的具體實施例，以簡化本揭示內容。當然，這些僅僅是實施例而不是限制性的。例如，在隨後的描述中，形成第一特徵其在第二特徵上方或之上，可包括第一特徵和第二特徵以直接接觸而形成的實施方式，且也可包括附加的特徵可形成在介於第一特徵和第二特徵之間，因此第一特徵和第二特徵可不是直接接觸的實施方式。另外，本揭示內容可在各個實施例中重複參考標號和/或字母。此重複是為了簡化和清楚性的目的，重複本身不意指所論述的各個實施方式和/或配置之間的關係。
此外，為了便於描述一個元件或特徵與另一個元件或特徵之間，如圖式中所繪示的關係，在此可能使用空間相對性用語，諸如「在下方的」、「低於」、「較下」、「在上方的」、「較上」、和類似的用語。除了在圖式中繪示的方向之外，空間相對性用語旨在涵蓋裝置在使用中或操作中的不同方向。設備可經其他方式定向(旋轉90度或處於其他定向)，並且由此可同樣地解讀本文所使用的空間相對性描述詞。
提供了一種將氟選擇性地併入到替換閘極堆疊的閘極介電質內的方法以及對應的電晶體。根據一些實施方 式，從第一和第二裝置區域移除多個虛設閘極堆疊，並且暴露了多個奈米結構。圍繞奈米結構形成第一和第二閘極介電質。可在閘極介電質上形成保護層，隨後沉積含氟的層。從第二裝置區域移除含氟的層，並且含氟的層留在第一裝置區域內。然後執行退火製程，以將氟擴散到第一閘極介電質內。然後可移除在第一裝置區域內的含氟的層。然後可在第一和第二閘極介電質上方形成多個功函數層。
根據一些實施方式，將氟處理應用於閘極結構的一或多個閘極介電層，並且將偶極摻質種類擴散到閘極介電層內，從而調諧隨後形成的電晶體的功函數(以及因此也調諧閾值電壓)。這些方面可以進一步以各種組合來實現，在閘極結構中有附加的功函數調諧層或沒有附加的功函數調諧層以調諧閾值電壓。在一些實施方式中，將電晶體的功函數調諧可經由偶極摻雜，使得功函數調諧層可以從閘極結構省略，從而允許閘極結構形成為較小的尺寸。因此，經由控制在閘極介電層內的偶極摻質種類的濃度，可調整後續形成的電晶體的閾值電壓，而不會負面地影響用於多個電晶體的多個閘極結構的相應的間距。在閘極介電層中偶極摻質種類的引入可能導致在閘極介電層內的電荷累積，從而造成電晶體的洩漏路徑和可靠性問題。經由額外地將氟擴散到閘極介電層內，可减少電荷累積。
在本揭示內容的描述中，討論了閘極全環(GAA)電晶體(也稱為奈米結構(例如奈米片、奈米線、或類似者)，場效電晶體(NSFETs))、以及鰭式場效電晶體(Fin Field-Effect Transistors,FinFETs)，以解釋本揭示內容的概念。本揭示內容的多個實施方式也可應用於其他類型的電晶體，例如平面型電晶體和類似者。
這裡所討論的多個實施方式是為了提供多個實施例，以實現製造或使用本揭示內容的主題，並且本領域普通技術人員將容易地理解多種修改，可以進行這些修改而保持在不同的多個實施方式的設想範圍之內。在各個視圖和說明性實施方式中，相似的參考標號用於表示相似的元件。儘管可將方法實施方式討論為以特定的順序來執行，但是其他的方法實施方式可以用任何邏輯的順序執行。
第1圖至第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第14圖至第15圖、第16A圖、第16B圖、第17圖、第18圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第22B圖、第23A圖、第23B圖、第24A圖、第24B圖、第24C圖、第24D圖、和第24E圖繪示了根據本揭示內容的一些實施方式在閘極全環電晶體的形成中的多個中間階段的各個視圖。對應的製程也示意性地反映在第28圖中所示的製程流程中。
參考第1圖，顯示了晶圓10的透視圖。晶圓10包括多層結構，此多層結構包含在基板20上的多層堆疊 22。根據一些實施方式，基板20是半導體基板，其可以是矽基板、矽鍺(SiGe)基板、或類似者，而可以使用其他的基板和/或結構，例如絕緣體上半導體(SOI)、應變的絕緣體上半導體、絕緣體上矽鍺、或類似者。可將基板20摻雜為p型半導體，儘管在其他的實施方式中，可將基板20摻雜為n型半導體。
根據一些實施方式，形成多層堆疊22經由用於沉積交替的材料的一系列的多個沉積製程。在第28圖中所示的製程流程200中，相應的製程繪示為製程202。根據一些實施方式，多層堆疊22包含由第一半導體材料所形成的第一層22A、以及由不同於第一半導體材料的第二半導體材料所形成的第二層22B。
根據一些實施方式，第一層22A的第一半導體材料由SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、或類似者所形成、或者包含SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、或類似者。根據一些實施方式，第一層22A(例如，SiGe)的沉積是經由外延的成長，並且對應的沉積方法可以是氣相外延(Vapor-Phase Epitaxy,VPE)、分子束外延(Molecular Beam Epitaxy,MBE)、化學氣相沉積(Chemical Vapor deposition,CVD)、低壓化學氣相沉積(Low Pressure CVD,LPCVD)、原子層沉積(Atomic Layer Deposition,ALD)、超高真空化學氣相沉積(Ultra High Vacuum CVD,UHVCVD)、减壓化學氣相沉積(Reduced Pressure CVD,RPCVD)、或類似者。根據一些實施方式，將第一層22A形成為在約30埃(Å)和約300埃之間的範圍內的第一厚度。然而，可利用任何合適的厚度而保持在多個實施方式的範圍之內。
一旦第一層22A已沉積在基板20上方，將第二層22B沉積在第一層22A上方。根據一些實施方式，第二層22B由第二半導體材料所形成、或者包含第二半導體材料，第二半導體材料例如Si、SiGe、Ge、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、這些的組合、或類似者，第二半導體材料不同於第一層22A的第一半導體材料。例如，根據在其中第一層22A是矽鍺的一些實施方式，第二層22B可由矽所形成，或者反之亦然。應當理解，任何合適的材料組合都可用於第一層22A和第二層22B。
根據一些實施方式，使用類似於用於形成第一層22A的沉積技術，在第一層22A上外延地成長第二層22B。根據一些實施方式，將第二層22B形成為與第一層22A的厚度相似的厚度。也可將第二層22B形成為不同於第一層22A的厚度。根據一些實施方式，可將第二層22B形成為例如在約10埃(Å)和約500埃之間的範圍內的第二厚度。
一旦第二層22B已形成在第一層22A上方，重複沉積製程，以形成在多層堆疊22中的其餘的多個層，直到 多層堆疊22的期望的最頂部層已經形成。根據一些實施方式，多個第一層22A具有彼此相同或相似的厚度，並且多個第二層22B具有彼此相同或相似的厚度。第一層22A也可具有與第二層22B的厚度相同或不同的厚度。根據一些實施方式，在隨後的製程中將第一層22A移除，並且在整個本案描述中第一層22A可替換地稱為犧牲層22A。根據替代性實施方式，第二層22B是犧牲性的，並且在後續製程中將第二層22B移除。
根據一些實施方式，在多層堆疊22上方形成一些墊氧化物層和硬遮罩層(未示出)。將這些層圖案化並且用於多層堆疊22的後續的圖案化。
參考第2圖，在蝕刻製程中將多層堆疊22和在下方的基板20的一部分圖案化，從而形成溝槽23。在第28圖中所示的製程流程200中，相應的製程繪示為製程204。溝槽23延伸到基板20內。多層堆疊的剩餘部分在下文中稱為多層堆疊22'。在多層堆疊22’下方，將基板20的一些部分保留，基板20的這些部分在下文中稱為基板條帶20’。多層堆疊22'包括半導體層22A和22B。在下文中，半導體層22A替換地稱為犧牲層，半導體層22B替換地稱為奈米結構。多層堆疊22'的部分和在下方的基板條帶20'的部分統稱為半導體條帶24。
在以上所繪示的實施方式中，將閘極全環電晶體圖案化可經由任何合適的方法。例如，將結構圖案化可使用一或多個光微影製程，包括雙重圖案化或多重圖案化製程。 一般而言，雙重圖案化或多重圖案化製程結合了光微影和自對準的製程(self-aligned processes)，允許待創建的圖案其具有例如比使用單一的直接光微影製程所獲得的節距更小的節距。例如，在一個實施方式中，在基板上方形成犧牲層，並且使用光微影製程將犧牲層圖案化。使用自對準的製程沿著圖案化的犧牲層側部來形成間隔物。然後移除犧牲層，並且然後可使用剩餘的間隔物以將閘極全環結構圖案化。
第3圖繪示了隔離區域26的形成，在整個本案描述中隔離區域26也稱為淺溝槽隔離(STI)區域。在第28圖中所示的製程流程200中，相應的製程繪示為製程206。淺溝槽隔離區域26可包括襯墊氧化物(未示出)，襯墊氧化物可以是經由基板20的表面層的熱氧化所形成的熱氧化物。襯墊氧化物也可以是沉積的矽氧化物層，形成沉積的矽氧化物層使用例如原子層沉積、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition,HDPCVD)、化學氣相沉積、或類似者。淺溝槽隔離區域26也可包括在襯墊氧化物上方的介電材料，其中形成介電材料可使用可流動的化學氣相沉積(Flowable Chemical Vapor Deposition,FCVD)、旋塗、高密度電漿化學氣相沉積、或類似者。然後可執行諸如化學機械研磨(CMP)製程或機械研磨製程的平坦化製程，以使介電材料的頂表面平整，並且介電材料的剩餘部分是淺溝槽隔離區域26。
將淺溝槽隔離區域26凹陷化，使得半導體條帶24的多個頂部部分突出高於淺溝槽隔離區域26的剩餘部分的頂表面26T，以形成多個突出的鰭片28。突出的鰭片28包括多層堆疊22’和基板條帶20’的頂部部分。執行淺溝槽隔離區域26的凹陷化可經由乾式蝕刻製程，其中例如使用NF3和NH3作為蝕刻氣體。在蝕刻製程期間，可產生電漿。也可包括氬。根據本揭示內容的多個替代性實施方式，執行淺溝槽隔離區域26的凹陷化經由濕式蝕刻製程。例如，蝕刻化學物質可包括HF。
參考第4圖，在(突出的)鰭片28的頂表面和側壁上形成虛設閘極堆疊30和閘極間隔物38。在第28圖中所示的製程流程200中，相應的製程繪示為製程208。虛設閘極堆疊30可包括虛設閘極介電質32、以及在虛設閘極介電質32上方的虛設閘極電極34。形成虛設閘極介電質32可經由氧化突出的鰭片28的表面部分以形成氧化物層，或經由沉積介電層，例如矽氧化物層。形成虛設閘極電極34可例如使用多晶矽或非晶態矽，並且也可使用例如非晶態碳的其他材料。
多個虛設閘極堆疊30中的各者也可包括在虛設閘極電極34上方的一個(或複數個)硬遮罩層36。硬遮罩層36可由矽氮化物、矽氧化物、矽碳氮化物、矽氧碳氮化物、或其多層所形成。虛設閘極堆疊30可跨過單個或複數個突出的鰭片28、以及介於多個突出鰭片28之間的淺溝槽隔離區域26。虛設閘極堆疊30也具有與突出的鰭片28的 縱長方向垂直的縱長方向。虛設閘極堆疊30的形成包括形成虛設閘極介電層，在虛設閘極介電層上方沉積虛設閘極電極層，沉積一或多個硬遮罩層，以及然後經由圖案化製程來將所形成的多個層圖案化。
接下來，在虛設閘極堆疊30的側壁上形成閘極間隔物38。根據本揭示內容的一些實施方式，閘極間隔物38由介電材料所形成，例如矽氮化物(SiN)、矽氧化物(SiO2)、矽碳氮化物(SiCN)、矽氧氮化物(SiON)、矽氧碳氮化物(SiOCN)、或類似者，並且可具有單層結構、或包括複數個介電層的多層結構。閘極間隔物38的形成製程可包括沉積一個或複數個介電層，然後對介電層執行異向性蝕刻製程。介電層的剩餘部分是閘極間隔物38。
第5A圖和第5B圖繪示了在第4圖中所示的結構的截面視圖。第5A圖繪示了在第4圖中的參考截面A1-A1，此截面穿過未被閘極堆疊30和閘極間隔物38所覆蓋的突出的鰭片28的多個部分，並且平行於閘極的縱長方向。也繪示了在突出的鰭片28的側壁上的閘極間隔物38。第5B圖繪示了在第4圖中的參考截面B-B，此參考截面平行於突出的鰭片28的縱長方向。
參考第6A圖和第6B圖，在虛設閘極堆疊30和閘極間隔物38非正下方的突出的鰭片28的多個部分經由蝕刻製程而凹陷化，以形成凹陷處42。在第28圖中所示的製程流程200中，相應的製程繪示為製程210。例如，執行乾式蝕刻製程可使用C2F6，CF4，SO2，具有HBr、 Cl2和O2的混合物，具有HBr、Cl2、O2和CH2F2的混合物，或類似者，以蝕刻多層半導體堆疊22’和在下方的基板條帶20’。凹陷處42的底部與多層半導體堆疊22’的底部至少齊平，或者可低於多層半導體堆疊22’的底部(如在第6B圖中所示)。蝕刻可以是異向性的，使得面向凹陷處42的多層半導體堆疊22'的側壁是垂直且是直的，如在第6B圖中所示。
參考第7A圖和第7B圖，將犧牲半導體層22A側向地凹陷化，以形成側向的凹陷處41，側向的凹陷處41從相應的上方的和下方的奈米結構22B的多個邊緣凹陷。在第28圖中所示的製程流程200中，相應的製程繪示為製程212。達到犧牲半導體層22A的側向凹陷化可經由濕式蝕刻製程，使用對於犧牲半導體層22A的材料(例如，矽鍺(SiGe))比起對於奈米結構22B和基板20的材料(例如，矽(Si))更具選擇性的蝕刻劑。例如，在其中犧牲半導體層22A由矽鍺所形成並且奈米結構22B由矽所形成的實施方式中，執行濕式蝕刻製程可使用例如鹽酸(HCl)的蝕刻劑。執行濕式蝕刻製程可使用浸漬製程、噴塗製程、或類似者，並且可使用任何合適的製程溫度(例如，在約400℃和約600℃之間)、和合適的製程時間(例如，在約100秒和約1000秒之間)來執行。根據替代性實施方式，執行犧牲半導體層22A的側向凹陷化經由等向性乾式蝕刻製程、或乾式蝕刻製程和濕式蝕刻製程的組合。
第8A圖和第8B圖繪示了內部間隔物44的形成。 在第28圖中所繪示的製程流程200中，相應的製程繪示為製程214。此形成製程包括沉積延伸到凹陷處41內的間隔物層，並且執行蝕刻製程，以移除在凹陷處41之外的內部間隔物層的多個部分，從而在凹陷處41中留下內部間隔物44。內部間隔物44可由SiOCN、SiON、SiOC、SiCN、或類似者所形成，或者包含SiOCN、SiON、SiOC、SiCN、或類似者。內部間隔物44也可以是多孔的，使得它們具有低於例如約3.5的較低的介電常數值(lower-k value)。根據一些實施方式，執行間隔物層的蝕刻可經由濕式蝕刻製程，其中蝕刻化學物質可包括H2SO4、稀釋的HF、氨溶液(NH4OH，在水中的氨)、或類似者、或其組合。
參考第9A圖和第9B圖，在凹陷處42中形成外延的源極/汲極區域48。在第28圖中所示的製程流程200中，相應的製程被繪示為製程216。根據一些實施方式，源極/汲極區域48可在奈米結構22B(其用來作為對應的閘極全環電晶體的通道)上施加應力，從而提高性能。根據一些實施方式，對應的電晶體是n型的，並且經由摻雜n型摻質，外延的源極/汲極區域48據此相應地形成為n型。例如，可成長矽磷(SiP)、矽碳磷(SiCP)、或類似者，以形成外延的源極/汲極區域48。在凹陷處42用外延區域48填充之後，外延區域48的進一步外延成長導致外延區域48水平地擴展，並且可形成多個晶面。外延區域48的進一步成長也可能導致相鄰的多個外延區域48彼此合 併。
在外延製程之後，外延區域48可進一步以n型雜質來佈植，以形成源極和汲極區域，其也用參考標號48來表示。根據本揭示內容的替代性實施方式，當外延區域48在外延期間用n型雜質進行原位摻雜時，略過了佈植製程，並且外延區域48也是源極/汲極區域。
第10A圖、第10B圖、和第10C圖繪示了在形成接觸蝕刻停止層(CESL)50和層間介電質(ILD)52之後的結構的截面視圖。第10A圖、第10B圖、和第10C圖分別地從與在第4圖中的截面A2-A2、B-B、和A1-A1相同的截面獲得。在第28圖中所示的製程流程200中，相應的製程繪示為製程218。接觸蝕刻停止層50可由矽氧化物、矽氮化物、矽碳氮化物、或類似者所形成，並且可使用化學氣相沉積、原子層沉積、或類似者而形成。層間介電質52可包括介電材料，此介電材料例如使用流動式化學氣相沉積、旋塗、化學氣相沉積、或任何其他合適的沉積方法而形成。層間介電質52可由含氧的介電材料所形成，含氧的介電材料可能是使用原矽酸四乙酯(TEOS)作為前驅物所形成的基於矽氧化物的材料、磷矽酸鹽玻璃(Phospho-Silicate Glass,PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass,BSG)、硼摻雜的磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、未摻雜的矽酸鹽玻璃(Undoped Silicate Glass,USG)、或類似者。
在隨後的製程中，形成替換閘極堆疊，以替換虛設閘極堆疊30。參考第11A圖和第11B圖，執行諸如化學機械研磨製程或機械研磨製程的平坦化製程，以使層間介電質52的頂表面平整。在第28圖中所示的製程流程200中，相應的製程繪示為製程220。根據一些實施方式，平坦化製程可移除硬遮罩36，以顯現出虛設閘極電極34，如在第11B圖中所示。根據替代性實施方式，平坦化製程可顯現出硬遮罩36，並且停止在硬遮罩36上。根據一些實施方式，在平坦化製程之後，虛設閘極電極34(或硬遮罩36)、閘極間隔物38、和層間介電質52的多個頂表面在製程變異之內彼此齊平。
接下來，如在第12A圖、第12B圖、和第12C圖中所示，在一或多個蝕刻製程中移除虛設閘極電極34(以及硬遮罩36，如果有剩餘的話)，從而形成凹陷處58。在第28圖中所示的製程流程200中，相應的製程繪示為製程222。第12C圖繪示了此結構的透視圖，並且第12A圖和第12B圖分別地繪示了在第12C圖中的截面12A-12A和12B-12B。也移除了在凹陷處58中的虛設閘極介電質32的多個部分。根據一些實施方式，經由乾式蝕刻製程來移除虛設閘極電極34和虛設閘極介電質32。例如，執行蝕刻製程可使用反應氣體，所述反應氣體以比起蝕刻層間介電質52更快的速率來選擇性地蝕刻虛設閘極電極34。每個凹陷處58暴露和/或覆蓋多層堆疊22’的多個部分，這些部分包括在隨後完成的奈米場效電晶體 內的未來的通道區域。多層堆疊22’的對應的部分在介於相鄰的成對的外延的源極/汲極區域48之間。
然後移除犧牲層22A，以延伸介於多個奈米結構22B之間的凹陷處58，並且所得的結構如在第13A圖和第13B圖中所示。在第28圖中所示的製程流程200中，相應的製程繪示為製程224。移除犧牲層22A可經由執行等向性蝕刻製程，例如濕式蝕刻製程，使用對於犧牲層22A的材料具有選擇性的蝕刻劑。與犧牲層22A相比，奈米結構22B、基板20、淺溝槽隔離區域26相對地保持未被蝕刻。根據在其中犧牲層22A包括例如SiGe、並且奈米結構22B包括例如Si或SiC的一些實施方式中，可使用氫氧化四甲銨(tetra methyl ammonium hydroxide,TMAH)、氫氧化銨(NH4OH)、或類似者，以移除犧牲層22A。應當理解，儘管第13A圖和隨後的圖式將奈米結構22B的截面繪示示為矩形，但是奈米結構22B可具有圓角，如由在第13A圖中的虛線所示。
前述的製程可用於形成多種類型的閘極全環電晶體。在隨後的討論中，繪示了兩個裝置區域，每個裝置區域用於在其中形成一電晶體。例如，第14圖繪示了兩個裝置區域59-1和裝置區域59-2，並且其中所示的結構是使用先前的段落中所討論的製程所形成的。裝置區域59-1和裝置區域59-2中的各者可包括以任意組合的n型電晶體區域或p型電晶體區域。例如，裝置區域59-1和裝置區域59-2可分別地是n型電晶體區域和p型電晶體區域， 或者可分別地是p型電晶體區域和n型電晶體區域。替換地，裝置區域59-1和裝置區域59-2都是n型電晶體區域，或者裝置區域59-1和裝置區域59-2都是p型電晶體區域。
參考第15圖，形成閘極介電質62。在第28圖中所示的製程流程200中，相應的製程繪示為製程226。根據一些實施方式，多個閘極介電質62中的各者包括界面層62A、以及在界面層62A上的高介電常數介電層62B。界面層62A可由矽氧化物所形成、或者包含矽氧化物，沉積矽氧化物可經由保形的沉積製程，例如原子層沉積或化學氣相沉積。根據替代性實施方式，形成界面層62A經由熱氧化。當經由熱氧化而形成時，將不會形成在淺溝槽隔離區域26的頂表面上的界面層62A的多個部分。根據一些實施方式，高介電常數介電層62B包含一或多個介電層。例如，高介電常數介電層62B可包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的金屬氧化物或矽酸鹽、或其組合。
參考第16A圖，在閘極介電質62上方保形地沉積保護層64。在第28圖中所示的製程流程200中，相應的製程繪示為製程228。根據一些實施方式，保護層64包含鈦氮化物、鉭氮化物、鈦矽氮化物(TiSiN)、或類似者。沉積保護層64可經由保形的沉積製程，諸如化學氣相沉積、原子層沉積、或類似者，使得保護層64包括多個部分，這些部分包圍多個閘極介電質62的各者。
保護層64的厚度影響結果，因此被控制在選定的 範圍內。當厚度太小時，保護層64不能形成完全地包圍閘極介電質62的完整單層，並且不能保護閘極介電質62。當厚度太大時，氟難以在短的退火時間內和在低的退火溫度擴散穿過保護層64以到達閘極介電質62。並且，經由控制保護層64不會太厚，並且隨後的退火在短的時間期間內完成，在隨後沉積的含氟的層66中的金屬元素(此金屬元素擴散比氟慢)有利地不會顯著地擴散穿過保護層64並擴散至閘極介電質62內。
進一步參考第16A圖，含氟的層66形成在閘極介電質62上。在第28圖中所示的製程流程200中，相應的製程繪示為製程230。根據一些實施方式，形成製程包括沉積製程，此沉積製程包括化學氣相沉積、原子層沉積、或類似者。在沉積製程中所使用的前驅物可包括一含氟的前驅物和一還原劑。含氟的前驅物可包括WF6，並且還原劑可包括SiH4、B2H6、H2、或類似者、或其組合。保護層64已可在沉積製程中保護閘極介電質62，並且可防止前驅物(例如，含氟的前驅物)蝕刻閘極介電質62。沉積含氟的層66可在約250℃至約475℃之間的範圍內的溫度。相應的腔室的壓力可在約0.5托(Torr)和約400托之間的範圍內。根據一些實施方式，在完成了含氟的層66的沉積的時間點，在所沉積的含氟的層66中氟的原子百分比可在約3.5百分比至約40百分比之間的範圍內。應當理解，儘管含氟的層66可以是完全地包圍對應的保護層64的一連續的層，但是根據替代性實施方式，含氟的層66可形成 一不連續的層。
根據替代性實施方式，如在第16B圖中所示，不是在保護層64上形成含氟的層，取而代之的是經由浸滲製程(soaking)70將氟摻雜到保護層64內。在浸滲製程中，含氟的氣體用於浸滲暴露的保護層64。作為浸滲製程的結果，保護層64的表面層(或整體)具有高原子百分比的氟，因此形成含氟的層66。在第28圖中所示的製程流程200中，相應的製程再次繪示為製程230。對應的含氟的氣體可包括WF6、NF3、CF4、CaF2、CrF6、MoF6、或類似者、或其組合。含氟的氣體的一些分子在擴散到保護層64的表面部分內時可保持完整，而含氟的前驅物的一些其它分子可至少部分地解離，在這種情况下，氟更深地擴散到保護層64內，而諸如鎢的金屬元素可保留在保護層64的表面處。
執行浸滲製程可在約250℃至約475℃之間的溫度範圍內、約0.5托至約50托之間的壓力範圍內、以及約0.1秒至約1小時之間的持續時間內。根據一些實施方式，在完成浸滲製程的時間點，在含氟的層66中氟的原子百分比可在約1.5百分比和約55百分比之間的範圍內。
第25圖示意性地繪示了在含氟的層66的形成之後，在晶圓10內氟的分佈。氟在含氟的層66內具有最高的原子百分比，含氟的層66是沉積層、或者是原始的保護層64的表面層的任一者。當朝向奈米結構22B時，氟原子百分比下降。
第17圖繪示了蝕刻遮罩68的形成，蝕刻遮罩68用於移除在裝置區域59-2中的含氟的層66和保護層64的多個部分。蝕刻遮罩68可包括光阻，並且可以是單層遮罩、三層遮罩、四層遮罩、或類似者。將蝕刻遮罩68圖案化，並從裝置區域59-2中移除，同時仍有一部分留在裝置區域59-1中。接下來，經由蝕刻製程來移除在裝置區域59-2中的含氟的層66的部分和保護層64的部分。在第28圖中所示的製程流程200中，相應的製程繪示為製程232。蝕刻製程可包括濕式蝕刻製程。例如，蝕刻溶液可包括HCl、H2O2、NH4OH、H2O、或類似者，或其組合。根據一些實施方式，蝕刻溶液包括HCl、H2O2、和H2O。根據替代性實施方式，蝕刻溶液包括H2O2和H2O。根據又一替代性實施方式，蝕刻溶液包括NH4OH和H2O2。蝕刻時間可在約15秒和約600秒之間。在蝕刻製程之後，移除了蝕刻遮罩68，並且在第18圖中示出所得的結構。
根據替代性實施方式，在裝置區域59-2中的含氟的層66的蝕刻之後，暴露了在裝置區域59-2中的保護層64的部分，但是在這個階段沒有將保護層64的部分移除。更確切地說，保護層64將在隨後的退火製程之後被移除。
在第19A圖和第19B圖至第24A圖和第24B圖中的後續的圖式標號可在對應的標號之後加上字母A或B。字母A表示對應的圖式顯示了與在第4圖中的截面A2-A2相同的截面，字母B表示對應的圖式顯示了與在第4圖中的參考截面B-B相同的參考截面。
在第19A圖和第19B圖中，執行退火製程72，以將氟從含氟的層66擴散至保護層64和閘極介電質62內。在第28圖中所示的製程流程200中，相應的製程繪示為製程234。一些的氟可填充在閘極介電質62內的空位或微空隙，並且一些的氟可附著到在介於界面層62A和奈米結構22B之間的界面處的懸空矽鍵。因此提高了所得的裝置的可靠性。可有利地减少閘極介電質62的時依性介電質崩潰(Time-Dependent Dielectric breakdown,TDDB)。執行退火製程72可在約150℃和約750℃之間的溫度範圍內。退火持續時間可在約0.5秒和約60秒之間的範圍內。
作為退火製程的結果，在裝置區域59-1中的閘極介電質62具有增加的氟原子百分比FAP1，在裝置區域59-1中的閘極介電質62的氟原子百分比也高於在裝置區域59-2中的閘極介電質62內的氟原子百分比FAP2。根據一些實施方式，氟原子百分比FAP1在約0.5百分比和約20百分比之間的範圍內。此外，差異(FAP1-FAP2)可大於約0.5原子百分比，並且可在約0.5百分比和約20百分比之間的範圍內。
在退火製程之後，經由蝕刻製程73從裝置區域59-1移除保護層64和含氟的層66的多個剩餘的部分，並且在第20A圖和第20B圖中示出所得的結構。在第28圖中所示的製程流程200中，相應的製程被繪示為製程236。執行蝕刻製程也可經由濕式蝕刻製程或乾式蝕刻製 程。蝕刻化學物質可從在第17圖中所示的製程中所使用的候選化學物質中選擇。例如，蝕刻製程可包括濕式蝕刻製程，並且可使用HCl、H2O2、NH4OH、H2O、或類似者、或其組合。
根據其中在裝置區域59-2中的保護層64的部分在先前的製程中沒有被移除的替代性實施方式，當在裝置區域59-1中的含氟的層66的部分和保護層64的部分被移除時，在裝置區域59-2中的保護層64的部分可同時地被移除。
在以上所討論的實施方式中，含氟的層66形成在保護層64上，並經由保護層64而與高介電常數介電層62B隔開。根據替代性實施方式，省略了保護層64的形成，並且含氟的層66直接地沉積在高介電常數介電層62B上。當經由沉積形成含氟的層66時，如以上所討論的內容，在新沉積的含氟的層66充當保護層以防止高介電常數介電層62B的進一步蝕刻之前，諸如WF6的前驅物可蝕刻高介電常數介電層62B的表面部分。
在新沉積的含氟的層66厚到足以保護高介電常數介電層62B之前，高介電常數介電層62B的厚度可能已經减少了高達2埃(Å)的數值。另一方面，如果使用浸滲製程來形成含氟的層66，則高介電常數介電層62B的表面層(或整體)具有增加的氟原子百分比，並且因此轉化為含氟的層66。根據這些實施方式，在退火製程72之後，含氟的層66可被移除，或者保持不被移除，因為它是原始 的高介電常數介電層62B的一部分。
根據另外的替代性實施方式，在如第20A圖和第20B圖中所示的蝕刻製程中，不是蝕刻含氟的層66和保護層64二者，而是蝕刻含氟的層66，而留下保護層64作為最終結構的一部分。例如，當裝置區域59-1是p型電晶體區域時，保護層64可用作所得的閘極全環電晶體92-1(第24A圖和第24B圖)的功函數層的下部部分或全部。替換性地，當裝置區域59-1是n型電晶體區域時，保護層64可用作覆蓋層，此覆蓋層在所得的閘極全環電晶體92-1(第24A圖和第24B圖)的n型功函數層下方。據此，保護層64的厚度可在先前的製程中調整到適合其功能的所期望的厚度。
參考第21A圖和第21B圖，形成堆疊的導電層76和填充金屬78。在第28圖中所示的製程流程200中，相應的製程被繪示為製程238。根據一些實施方式，在裝置區域59-1和59-2中的導電層76和填充金屬78在共同的製程中形成並且使用共同的材料。根據替代性實施方式，導電層76和填充金屬78經由分開的多個製程而形成，並且可由相同的材料或不同的材料所形成。例如，當形成在裝置區域59-1和59-2中的電晶體具有相反的導電性類型時，在裝置區域59-1和59-2中的功函數層由不同的材料所形成，並且在分開的多個製程中形成。根據替代性實施方式，形成在裝置區域59-1和59-2中的電晶體具有相同的導電性類型(都是p型或者都是n型)，但是具有不同 的性能要求，例如不同的閾值電壓。據此，在裝置區域59-1和59-2中的堆疊的導電層76也可由不同的製程和/或不同的材料所形成。
導電層76可包括功函數層，並且可包括或不包括其他的層，例如覆蓋層、阻擋層、或類似者。例如，當裝置區域59-1和59-2中的一者或兩者是p型電晶體區域時，對應的功函數層可包括TiN、TaN、TiSiN、WCN、MOCN、或其組合。當裝置區域59-1和59-2中的一者或兩者是n型電晶體區域時，對應的功函數層可包括TiAlC、TiAlN、TaAlC、TaAlN、或類似者、或其組合。堆疊的導電層76可包括或不包括形成在介於功函數層和閘極介電質62之間的覆蓋層，例如TiN層或TiSiN層。堆疊的導電層76可包括或不包括阻擋層，例如在功函數層上方的TiN層。可形成填充金屬78，以填充剩餘的凹陷處58，如果凹陷處58還沒有被完全地填充的話。填充金屬78可包括含金屬的材料，例如鈷、釕、鋁、鎢、其組合、和/或其多層。
參考第22A圖和第22B圖，在填充凹陷處58之後，執行諸如化學機械研磨製程或機械研磨製程的平坦化製程，以移除閘極介電質的過量部分、和閘極電極80的材料的過量部分，這些過量部分在層間介電質52的頂表面上方。導電層76的剩餘部分和填充金屬78的剩餘部分形成閘極電極80。閘極電極80和閘極介電質62統稱為閘極堆疊82。
接下來，如在第23A圖和第23B圖中所示，將閘極堆疊82凹陷化，使得凹陷處直接地形成在閘極堆疊82上方和閘極間隔物38的介於多個相對的部分之間。在多個凹陷處的各者中填充包含一或多層的介電材料(例如矽氮化物、矽氧氮化物、或類似者)的閘極遮罩84，隨後經由平坦化製程，以移除在層間介電質52上方延伸的介電材料的過量部分。在第28圖中所示的製程流程200中，相應的製程被繪示為製程240。
如由第23A圖和第23B圖進一步所繪示，層間介電質86沉積在層間介電質52和閘極遮罩84上方。在第28圖中所示的製程流程200中，相應的製程繪示為製程242。在層間介電質86的形成之前，可沉積蝕刻停止層(未示出)、或不沉積蝕刻停止層。根據一些實施方式，形成層間介電質86經由流動式化學氣相沉積、化學氣相沉積、電漿增強化學氣相沉積、或類似者。層間介電質86由介電材料所形成，此介電材料可選自矽氧化物、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似者。
在第24A圖和第24B圖中，蝕刻層間介電質86、層間介電質52、接觸蝕刻停止層50、和閘極遮罩84，以形成多個凹陷處(被接觸插塞88A和88B占據)其暴露外延的源極/汲極區域48的表面和/或閘極堆疊82的表面。形成凹陷處可經由蝕刻，此蝕刻使用異向性蝕刻製程(例如反應性離子蝕刻、中性束蝕刻、或類似者)。根據一些實施 方式，形成凹陷處可經由使用第一蝕刻製程蝕刻穿過層間介電質86和層間介電質52、使用第二蝕刻製程蝕刻穿過閘極遮罩84、以及可能使用第三蝕刻製程蝕刻穿過接觸蝕刻停止層50。
在形成凹陷處之後，在外延的源極/汲極區域48上方形成矽化物區域90(第24B圖)。在第28圖中所示的製程流程200中，相應的製程被繪示為製程244。根據一些實施方式，形成矽化物區域90經由首先沉積能夠與在下方的外延的源極/汲極區域48的半導體材料(例如，矽、矽鍺、鍺)反應的金屬層(未示出)，以形成矽化物區域和/或鍺化物區域，然後執行熱退火製程，以形成矽化物區域90。金屬可包括鎳、鈷、鈦、鉭、鉑、鎢、或類似者。然後，例如經由蝕刻製程來移除沉積的金屬的未反應的部分。
然後在矽化物區域90上方形成接觸插塞88B。此外，接觸件88A(也可稱為閘極接觸插塞)也形成在凹陷處中，並且在閘極電極80上方並接觸閘極電極80。在第28圖中所示的製程流程200中，相應的製程繪示為製程246。儘管第24B圖繪示了接觸插塞88A和88B處於相同的截面，但是在各個實施方式中，接觸插塞88A和88B可形成在不同的截面中，從而降低了彼此短路的風險。
接觸插塞88A和88B可各自包含一或多個層，例如阻障層、擴散阻障層、和填充材料，並且電性耦合到在下方的導電特徵(例如，在所繪示的實施方式中的閘極堆疊82或矽化物區域90)。阻障層可包括鈦、鈦氮化物、鉭、 鉭氮化物、或類似者。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似者。可執行平坦化製程，例如化學機械研磨製程，以從層間介電質86的表面移除過量的材料。因此，閘極全環電晶體92-1和92-2分別地形成在裝置區域59-1和59-2中。
第24C圖繪示了在第24A圖和第24B圖中所示的結構的透視圖，其中在第24A圖和第24B圖中所示的截面視圖分別地從在第24C圖中的截面24A-24A和截面24B-24B所獲得。第24D圖和第24E圖繪示了在第24A圖、第24B圖、和第24C圖中所示的結構的水平截面視圖，其中水平截面視圖分別地從在第24B圖中的水平的平面24D-24D和水平的平面24E-24E所獲得。
第26圖繪示了根據一些實施方式在閘極堆疊82中的氟原子百分比，其中X軸表示在第24B圖中在箭頭94的方向(在裝置區域59-1中)的距離。由於在第25圖中的保護層64和含氟的層66被移除，在形成如在第26圖中所示的導電層76和填充金屬78之前的時間點，峰值氟原子百分比將在閘極介電質62的外表面處，如在第25圖中所示的位置95處。在隨後的退火製程中，由於其他的熱預算，氟將向外擴散。然而，峰值氟原子百分比可保持在介於閘極介電質62和導電層76之間的界面處或附近。
第27圖繪示了根據替代性實施方式在閘極堆疊82中的氟原子百分比。在這些實施方式中，保護層64沒有被移除。因此，峰值氟原子百分比可在保護層64內部， 保護層64可以作為功函數層的一部分，或者作為在功函數層下方的覆蓋層。
以下的圖式繪示了一些替代性實施方式。第29圖繪示了根據一些實施方式在三維視圖中的鰭式場效電晶體的實施例。鰭式場效電晶體包含在基板350(例如半導體基板)上的鰭片352。隔離區域356設置在基板350內，並且鰭片352從介於相鄰的多個隔離區域356之間突出並且高於相鄰的多個隔離區域356。儘管將隔離區域356描述/繪示為與基板350分隔，但是如本文中所使用的用語「基板」可用以指代只有半導體基板、或包括隔離區域的半導體基板。附加地，儘管將鰭片352繪示為與基板350為單一的、連續的材料，但鰭片352和/或基板350可包含單一種材料或複數種材料。在本文中，鰭片352指的是在介於相鄰的多個隔離區域356之間延伸的部分。
閘極介電層392沿著鰭片352的多個側壁並且在鰭片352的頂表面上方，並且閘極電極394在閘極介電層392上方。相對於閘極介電層392和閘極電極394，多個源極/汲極區域382設置在鰭片352的相對的兩側內。第29圖還繪示了在之後的圖式中所使用的參考截面。截面C-C沿著閘極電極394的縱軸並且在例如垂直於鰭式場效電晶體的介於多個源極/汲極區域382之間的電流流動的方向。截面D-D垂直於截面C-C且沿著鰭片352的縱軸，並且在例如鰭式場效電晶體的介於多個源極/汲極區域382之間的電流流動的方向。截面E-E平行於截面C-C， 並且延伸穿過鰭式場效電晶體的源極/汲極區域。為了清楚起見，隨後的圖式參照這些參考截面。
本文所討論的一些實施方式是在使用閘極後製程(gate-last process)所形成的鰭式場效電晶體的情況中討論的。在其他的實施方式中，可使用閘極先製程(gate-first process)。而且，一些實施方式設想了用於平面型裝置中的多個方面，例如平面型場效電晶體、閘極全環場效電晶體(gate-all-around field effect transistors,GAAFETs)、或類似者。
在第30圖中，提供了基板350。基板350可以是半導體基板，例如塊體半導體、絕緣體上半導體(SOI)基板、或類似者，半導體基板可能是摻雜的(例如，用p型或n型摻質)、或未摻雜的。基板350可能是晶圓，例如矽晶圓。一般而言，絕緣體上半導體基板是在絕緣體層上所形成的半導體材料的一個層。絕緣體層可例如是埋入的氧化物(buried oxide,BOX)層、矽氧化物層、或類似者。在基板上提供絕緣體層，基板通常是矽基板或玻璃基板。也可使用其他的基板，例如多層的基板或梯度基板。在一些實施方式中，基板350的半導體材料可包括：矽；鍺；化合物半導體其包括矽碳化物、砷化鎵、磷化鎵、磷化銦、砷化銦、和/或銻化銦；合金半導體其包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、和/或磷化砷化鎵銦；或其組合。
基板350具有n型區域350N和p型區域350P。 n型區域350N可以用於形成n型裝置，例如NMOS電晶體，例如n型鰭式場效電晶體。p型區域350P可以用於形成p型裝置，側如PMOS電晶體，例如p型鰭式場效電晶體。n型區域350N可與p型區域350P物理性地分隔(如所繪示的經由分界物351)，並且任何數量的裝置特徵(例如，其他的主動裝置、摻雜的區域、隔離結構、或類似者)可設置在介於n型區域350N和p型區域350P之間。
在第31圖中，在基板350中形成多個鰭片352。鰭片352是半導體條帶。在一些實施方式中，在基板350中形成多個鰭片352可經由在基板350中蝕刻多個溝槽。蝕刻可能是任何可接受的蝕刻製程，諸如反應性離子蝕刻(reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)、類似者、或其組合。蝕刻可能是異向性的。
將鰭片圖案化可經由任何合適的方法。例如，將鰭片352圖案化可使用一或多種光微影製程，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了光微影和自對準的製程(self-aligned processes)，允許待創建的圖案其具有例如比使用單一的直接光微影製程所獲得的節距更小的節距。例如，在一個實施方式中，在基板上方形成犧牲層，並且使用光微影製程將犧牲層圖案化。使用自對準的製程沿著圖案化的犧牲層側部來形成間隔物。然後移除犧牲層，並且然後可使用剩餘的間隔物以將鰭片圖案化。在一些實施方式中，遮罩(或其他的層)可保留在鰭片352上。
在第32圖中，絕緣材料354形成在基板350上方並且在介於相鄰的多個鰭片352之間。絕緣材料354可能是氧化物，例如矽氧化物、氮化物、類似者、或其組合，並且形成絕緣材料354可經由高密度電漿化學氣相沉積(HDP-CVD)、可流動的化學氣相沉積(FCVD)(例如，在遠程電漿系統中沉積基於化學氣相沉積的材料並且後固化以使此材料轉化為另一種材料，例如氧化物)、類似者、或其組合。可使用經由任何可接受的製程所形成的其他絕緣材料。在所繪示的實施方式中，絕緣材料354是經由可流動的化學氣相沉積製程所形成的矽氧化物。一旦形成絕緣材料，可執行退火製程。在一實施方式中，形成絕緣材料354使得過量的絕緣材料354覆蓋鰭片352。儘管將絕緣材料354繪示為單一個層，但是一些實施方式可利用多個層。例如，在一些實施方式中，可首先沿著基板350和鰭片352的表面形成襯墊(未示出)。此後，可在襯墊上方形成填充材料，例如以上所討論的那些內容。
在第33圖中，移除製程施加在絕緣材料354，以移除在鰭片352上方的過量的絕緣材料354。在一些實施方式中，可利用平坦化製程，例如化學機械研磨(CMP)、回蝕刻製程、其組合、或類似者。平坦化製程暴露了鰭片352，使得在完成了平坦化製程之後，鰭片352的頂表面和絕緣材料354的頂表面是齊平的。在其中遮罩保留在鰭片352上的實施方式中，平坦化製程可暴露遮罩或移除遮罩，使得在完成了平坦化製程之後，遮罩的頂表面或鰭片 352的頂表面分別地與絕緣材料354齊平。
在第34圖中，將絕緣材料354凹陷化，以形成淺溝槽隔離(STI)區域356。將絕緣材料354凹陷化，使得在n型區域350N和在p型區域350P中的鰭片352的上部從介於相鄰的多個淺溝槽隔離區域356之間突出。此外，淺溝槽隔離區域356的頂表面可具有如圖所繪示的平坦的表面、凸表面、凹表面(例如碟狀)、或其組合。多個淺溝槽隔離區域356的多個頂表面可經由適當的蝕刻而形成為平的、凸的、和/或凹的。將淺溝槽隔離區域356凹陷化可使用可接受的蝕刻製程，例如對絕緣材料354的材料有選擇性的蝕刻製程(例如，以比起蝕刻鰭片352的材料更快的速率來蝕刻絕緣材料354的材料)。例如，可使用氧化物移除，例如使用稀氫氟酸(dilute hydrofluoric,dHF)。
關於第30圖至第34圖所描述的製程僅是可如何形成鰭片352的一個實施例。在一些實施方式中，形成這些鰭片可經由外延的成長製程。例如，介電層可以形成在基板350的頂表面上方，並且可以穿過介電層來蝕刻多個溝槽，以暴露在下方的基板350。同質外延的結構可以在溝槽中外延地成長，並且可以將介電層凹陷化，使得同質外延的結構從介電層突出以形成鰭片。另外，在一些實施方式中，異質外延的結構可以用於鰭片352。例如，在第33圖中的鰭片352可以凹陷化，並且可在凹陷化的鰭片352上方外延地成長與鰭片352不同的材料。在這樣的實 施方式中，鰭片352包含凹陷化的材料、以及設置在凹陷化的材料上方的外延地成長的材料。
在更進一步的實施方式中，可以在基板350的頂表面上方形成介電層，並且可以穿過介電層蝕刻多個溝槽。然後，可以使用與基板350不同的材料在溝槽中外延地成長異質外延的結構，並且可以將介電層凹陷化，使得異質外延的結構從介電層突出以形成鰭片352。在一些實施方式中，在外延地成長同質外延的結構或異質外延的結構時，外延地成長的材料可在成長期間進行原位摻雜，這可以免於之前和之後的佈植，儘管原位摻雜和佈植摻雜可一起使用。
此外更進一步而言，在n型區域350N(例如，NMOS區域)中外延地成長一材料其不同於在p型區域350P(例如，PMOS區域)中的材料可能是有利的。在各個實施方式中，形成鰭片352的上部可來自矽鍺(SixGe1-x，其中x可以在0至1的範圍內)、矽碳化物、純的鍺或基本上純的鍺、III-V族化合物半導體、II-VI族化合物半導體、或類似者。例如，用於形成III-V族化合物半導體的可行的材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化鎵銦、砷化鋁銦、銻化鎵、銻化鋁、磷化鋁、磷化鎵、或類似者。
進一步而言在第34圖中，在鰭片352和/或基板350中可形成適當的阱(未示出)。在一些實施方式中，可在n型區域350N中形成P阱，並且可在p型區域350P 中形成N阱。在一些實施方式中，在n型區域350N和p型區域350P中均形成P阱或N阱。
在具有不同的阱類型的實施方式中，可使用光阻和/或其他的遮罩(未示出)而實現用於n型區域350N和p型區域350P的不同的佈植步驟。例如，可在n型區域350N中的鰭片352和淺溝槽隔離區域356上方形成光阻。將光阻圖案化，以暴露基板350的p型區域350P。形成光阻可以經由使用旋塗技術，並且將光阻圖案化可以使用可接受的光微影技術。一旦將光阻圖案化，在p型區域350P中執行n型雜質佈植，並且光阻可充當遮罩，以基本上防止將n型雜質佈植到n型區域350N中。n型雜質可能是佈植至此區域內的磷、砷、銻、或類似者，將n型雜質佈植至等於或小於1018cm-3的濃度，例如約1016cm-3和約1018cm-3之間。在佈植之後，移除光阻，例如經由可接受的灰化製程。
在p型區域350P的佈植之後，在p型區域350P中的鰭片352和淺溝槽隔離區域356上方形成光阻。將光阻圖案化以暴露基板350的n型區域350N。形成光阻可以經由使用旋塗技術，並且將光阻圖案化可以使用可接受的光微影技術。一旦將光阻圖案化，可在n型區域350N中執行p型雜質佈植，並且光阻可充當遮罩，以基本上防止將p型雜質佈植到p型區域350P內。p型雜質可能是佈植到此區域中的硼、硼氟化物、銦、或類似者，將p型雜質佈植至等於或小於1018cm-3的濃度，例如介於約 1016cm-3和約1018cm-3之間。在佈植之後，可移除光阻，例如經由可接受的灰化製程。
在n型區域350N和p型區域350P的佈植之後，可執行退火，以修復佈植損傷並激活所佈植的p型和/或n型雜質。在一些實施方式中，在成長期間可原位摻雜外延的鰭片的成長材料，這可避免佈植，儘管原位摻雜和佈植摻雜可一起使用。
在第35圖中，在鰭片352上形成虛設介電層360。虛設介電層360可能是例如矽氧化物、矽氮化物、其組合、或類似者，並且可根據可接受的技術而沉積或熱成長。在虛設介電層360上方形成虛設閘極層362，並且在虛設閘極層362上方形成遮罩層364。虛設閘極層362可沉積在虛設介電層360上方，然後例如經由化學機械研磨而平坦化。遮罩層364可沉積在虛設閘極層362上方。虛設閘極層362可能是導電性或非導電性材料，並且可選自由包括非晶態矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、和金屬的群組。
沉積虛設閘極層362可經由物理氣相沉積(PVD)、化學氣相沉積、濺射沉積、或用於沉積所選的材料的其他的技術。虛設閘極層362可由對於隔離區域(例如，淺溝槽隔離區域356和/或虛設介電層360)的蝕刻具有高蝕刻選擇性的其他材料所製成。遮罩層364可包括例如矽氮化物、矽氧氮化物、或類似者的一或多層。在這個實施例中， 跨越n型區域350N和p型區域350P形成單個虛設閘極層362和單個遮罩層364。
注意的是，所示的虛設介電層360只有覆蓋鰭片352，這僅用於說明目的。在一些實施方式中，可沉積虛設介電層360，使得虛設介電層360覆蓋淺溝槽隔離區域356，延伸在淺溝槽隔離區域上方以及在介於虛設閘極層362和淺溝槽隔離區域356之間。
第36A圖至第48圖、和第50A圖至第52B圖繪示了在實施方式裝置的製造中的各個附加的步驟。第36A圖至第48圖、和第50A圖至第52B圖繪示了在n型區域350N和p型區域350P的任一者中的特徵。例如，在第36A圖至第48圖、和第50A圖至第52B圖中所繪示的結構可適用於n型區域350N和p型區域350P兩者。在n型區域350N的結構中和p型區域350P的結構中的差異(如果有的話)在每張圖所附的內文中描述。
在第36A圖和第36B圖中，將遮罩層364(見35圖)圖案化可使用可接受的光微影和蝕刻技術，以形成遮罩374。然後可將遮罩374的圖案轉移到虛設閘極層362。在一些實施方式中(未繪示)，也可經由可接受的蝕刻技術將遮罩374的圖案轉移到虛設介電層360，以形成多個虛設閘極372。虛設閘極372覆蓋鰭片352的相應的通道區域358。遮罩374的圖案可用於將多個虛設閘極372中的各者與鄰近的虛設閘極物理性地分隔。虛設閘極372也可具有縱長方向其基本上垂直於相應的外延的鰭片352的縱 長方向。
此外在第36A圖和第36B圖中，多個閘極密封間隔物380可以形成在虛設閘極372、遮罩374、和/或鰭片352的多個暴露的表面上。熱氧化或沉積之後進行異向性蝕刻可形成閘極密封間隔物380。閘極密封間隔物380可由矽氧化物、矽氮化物、矽氧氮化物、或類似者所形成。
在閘極密封間隔物380的形成之後，可執行用於輕摻雜的源極/汲極(lightly doped source/drain,LDD)區域(未明確繪示)的佈植。在具有不同的裝置類型的實施方式中，類似於以上在第34圖中所討論的佈植，可在n型區域350N上方形成遮罩(例如光阻)，同時暴露p型區域350P，並且可將適當類型(例如，p型)的雜質佈植到在p型區域350P中的暴露的鰭片352內。然後可移除遮罩。
隨後，可在p型區域350P上方形成遮罩(例如光阻)，同時暴露n型區域350N，並且可將適當類型的雜質(例如n型)佈植到在n型區域350N中暴露的鰭片352內。然後可移除遮罩。n型雜質可能是先前所討論的n型雜質中的任何一者，並且p型雜質可能是先前所討論的p型雜質中的任何一者。輕摻雜的源極/汲極區域可具有從約1015cm-3至約1019cm-3的雜質的濃度。可使用退火，以修復佈植損壞並且激活佈植的雜質。
在第37A圖和第37B圖中，沿著虛設閘極372的側壁和遮罩374的側壁在閘極密封間隔物380上形成閘 極間隔物386。形成閘極間隔物386可經由保形地沉積絕緣材料並且隨後異向性蝕刻絕緣材料。閘極間隔物386的絕緣材料可能是矽氧化物、矽氮化物、矽氧氮化物、矽碳氮化物、其組合、或類似者。
注意的是，以上的揭示內容大體上描述了形成間隔物和輕摻雜的源極/汲極區域的製程。可使用其他的製程和順序。例如，可利用較少的間隔物或額外的間隔物，可利用不同的步驟的順序(例如，在形成閘極間隔物386之前可不蝕刻閘極密封間隔物380，產生了「L形的」閘極密封間隔物)，可形成和移除間隔物、和/或類似者。此外，形成n型和p型裝置可使用不同的結構和步驟。例如，可在形成閘極密封間隔物380之前形成用於n型裝置的輕摻雜的源極/汲極區域，而可在形成閘極密封間隔物380之後形成用於p型裝置的輕摻雜的源極/汲極區域。
在第38A圖和第38B圖中，在鰭片352中形成外延的源極/汲極區域382。外延的源極/汲極區域382形成在鰭片352中，使得每個虛設閘極372設置在介於相應的相鄰的成對的多個外延的源極/汲極區域382之間。在一些實施方式中，外延的源極/汲極區域382可延伸到鰭片352內並且也可穿透鰭片352。在一些實施方式中，閘極間隔物386用於將外延的源極/汲極區域382與虛設閘極372隔開適當的側向距離，使得外延的源極/汲極區域382不會造成隨後形成的所得的鰭式場效電晶體的閘極發生短路。可選擇外延的源極/汲極區域382的材料，以在相應的 通道區域358中施加應力，從而提高性能。
形成在n型區域350N中的外延的源極/汲極區域382可經由遮蓋p型區域350P、以及蝕刻在n型區域350N中的鰭片352的源極/汲極區域，以形成在鰭片352中的凹陷處。然後，在凹陷處中外延地成長在n型區域350N中的外延的源極/汲極區域382。外延的源極/汲極區域382可包括任何可接受的材料，例如適合用於n型鰭式場效電晶體。例如，如果鰭片352是矽，則在n型區域350N中的外延的源極/汲極區域382可包括在通道區域358中施加拉伸應變的材料，例如矽、矽碳化物、磷摻雜的矽碳化物、矽磷化物、或類似者。在n型區域350N中的外延的源極/汲極區域382可具有從鰭片352的相應的表面升高的表面並且可具有多個晶面。
形成在p型區域350P中的外延的源極/汲極區域382可經由遮蓋n型區域350N、以及蝕刻在p型區域350P中的鰭片352的源極/汲極區域，以形成在鰭片352中的凹陷處。然後，在凹陷處中外延地成長在p型區域350P中的外延的源極/汲極區域382。外延的源極/汲極區域382可包括任何可接受的材料，例如適合用於p型鰭式場效電晶體。例如，如果鰭片352是矽，在p型區域350P中的外延的源極/汲極區域382可包含在通道區域358中施加壓縮應變的材料，例如矽鍺，硼摻雜的矽鍺、鍺、鍺錫、或類似者。在p型區域350P中的外延的源極/汲極區域382可具有從鰭片352的相應的表面升高的表面並且可 具有多個晶面。
外延的源極/汲極區域382和/或鰭片352可用摻質來佈植，以形成源極/汲極區域，類似於先前所討論的用於形成輕摻雜的源極/汲極區域，隨後進行退火。源極/汲極區域可具有約1019cm-3和約1021cm-3之間的雜質濃度。用於源極/汲極區域的n型和/或p型雜質可是先前所討論的雜質中的任何一者。在一些實施方式中，可在成長期間將外延的源極/汲極區域382原位摻雜。
由於使用外延製程以形成在n型區域350N和在p型區域350P中的外延的源極/汲極區域382的結果，外延的源極/汲極區域382的上表面具有多個晶面，這些晶面向外側向地擴展超過鰭片352的側壁。在一些實施方式中，這些晶面導致一個相同的鰭式場效電晶體的鄰近的多個源極/汲極區域382合併，如由第38C圖所繪示。在其他的實施方式中，如由第38D圖所繪示，在完成了外延製程之後，鄰近的多個源極/汲極區域382保持分隔。在第38C圖和第38D圖中所繪示的實施方式中，形成閘極間隔物386其覆蓋在延伸超過淺溝槽隔離區域356的鰭片352的側壁的一部分，從而阻擋外延的成長。在一些其他的實施方式中，可調整用於形成閘極間隔物386的間隔物蝕刻，以移除間隔物材料，以允許外延地成長的區域延伸到淺溝槽隔離區域356的表面。
在第39A圖和第39B圖中，將第一層間介電質(ILD)388沉積在第38A圖和第38B圖中所繪示的結構 上方。第一層間介電質388可由介電材料所形成，並且可經由任何合適的方法來沉積，例如化學氣相沉積、電漿促進化學氣相沉積(PECVD)、或可流動的化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)、或類似者。可使用經由任何可接受的製程所形成的其他絕緣材料。在一些實施方式中，接觸蝕刻停止層(CESL)387設置在介於第一層間介電質388以及外延的源極/汲極區域382、遮罩374、和閘極間隔物386之間。接觸蝕刻停止層387可包含介電材料，例如矽氮化物、矽氧化物、矽氧氮化物、或類似者，這些介電材料具有比起在上方的第一層間介電質388的材料低的蝕刻速率。
在第40A圖和第40B圖中，可執行例如化學機械研磨的平坦化製程，以使第一層間介電質388的頂表面與虛設閘極372的頂表面或遮罩374的頂表面齊平。平坦化製程也可移除在虛設閘極372上的遮罩374、以及沿著遮罩374的側壁的閘極密封間隔物380的部分和閘極間隔物386的部分。在平坦化製程之後，虛設閘極372、閘極密封間隔物380、閘極間隔物386、和第一層間介電質388的多個頂表面是齊平的。據此，虛設閘極372的頂表面通過第一層間介電質388而暴露。在一些實施方式中，可保留遮罩374，在這種情況中，平坦化製程使第一層間介電質388的頂表面與遮罩374的頂表面齊平。
在第41A圖和第41B圖中，在蝕刻步驟中移除虛 設閘極372和遮罩374(如果存在的話)，從而形成凹陷處390。也可移除在凹陷處390中的虛設介電層360的部分。在一些實施方式中，只有移除虛設閘極372，並且虛設介電層360保留且經由凹陷處390而暴露。在一些實施方式中，將虛設介電層360從晶粒的第一區域(例如，核心邏輯區域)中的凹陷處390移除，並且將虛設介電層360保留在晶粒的第二區域(例如，輸入/輸出區域)中的凹陷處390中。
在一些實施方式中，移除虛設閘極372經由異向性乾式蝕刻製程。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，反應氣體選擇性地蝕刻虛設閘極372而很少或沒有蝕刻第一層間介電質388或閘極間隔物386。每個凹陷處390暴露和/或覆蓋相應的鰭片352的通道區域358。每個通道區域358設置在介於相鄰的成對的多個外延的源極/汲極區域382之間。在移除期間，當蝕刻虛設閘極372時，可使用虛設介電層360作為蝕刻停止層。然後，在虛設閘極372的移除之後，可以可選地移除虛設介電層360。
在第42A圖和第42B圖中，形成閘極介電層392和閘極電極層394，用於替換閘極。閘極介電層392形成在凹陷處390中，並且閘極電極層394形成在閘極介電層392上。第42C圖繪示了第42B圖的區域389的詳細視圖，顯示了閘極介電層392和閘極電極層394的附加的細節。
閘極介電層392包括沉積在凹陷處390中的一或多層，例如在鰭片352的頂表面和側壁上、和在閘極密封間隔物380/閘極間隔物386的側壁上。在一些實施方式中，閘極介電層392包括一或多層介電層，例如一或多層的矽氧化物、矽氮化物、金屬氧化物、金屬矽化物、或類似者。例如，如由第42C圖所繪示，在一些實施方式中，閘極介電層392包括經由熱氧化或化學氧化所形成的矽氧化物的界面層392A、以及上覆的高介電常數(high-k)介電材料的高介電常數介電層392B，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的金屬氧化物或矽酸鹽、或其組合。在一些實施方式中，高介電常數介電層392B包含鉿氧化物。閘極介電層392可包括具有大於約7.0的k值的介電層。
閘極電極層394沉積在閘極介電層392上方，並填充凹陷處390的剩餘部分。閘極電極394可包括含金屬的材料，例如鈦氮化物、鈦氧化物、鈦鋁、鉭氮化物、鉭碳化物、鈷、釕、鋁、鎢、其組合、或其多層。例如，雖然在第42B圖中繪示單層的閘極電極層394，但閘極電極層394可包含任何數量的襯墊層394A、任何數量的功函數調諧層394B、和填充材料394C，如由第42C圖所繪示。
在n型區域350N和p型區域350P中的多個閘極介電層392的形成可同時地發生，使得在每個區域中的多個閘極介電層392由相同的材料所形成，並且多個閘極電極層394的形成可同時地發生，使得在每個區域中的多 個閘極電極層394由相同的材料所形成。
在一些實施方式中，在每個區域中的多個閘極介電層392可經由有區別的多個製程所形成，使得多個閘極介電層392可能是不同的材料，和/或在每個區域中的多個閘極電極層394可經由有區別的多個製程所形成，使得多個閘極電極層394可能是不同的材料。當使用有區別的多個製程時，可使用各種遮蓋步驟，以遮蓋並暴露適當的區域。在之後的描述中，在n型區域350N中的閘極介電層392的至少一部分和在p型區域350P中的閘極介電層392的至少一部分是分開地形成的。
第43圖至第48圖繪示了在區域600中用於形成替換閘極的多個層的製程。如隨後將更詳細描述的內容，閘極介電層392和閘極電極層394形成在凹陷處390中。將氟處理610(見第44圖)施加於閘極介電層392，使得氟擴散至閘極介電層392內。偶極摻質種類也擴散至閘極介電層392內(見第45圖至第47圖)。經由控制在閘極介電層392中偶極摻質種類的濃度，可調諧後續形成的電晶體的閾值電壓，而不會負面地影響用於多個電晶體的多個閘極的相應的間距。這些方面可以進一步以各種組合方式來實現，在閘極中可以有額外的功函數調整層或沒有額外的功函數調整層(見下文第48圖)，以調諧閾值電壓。
引入至閘極介電層392內的偶極摻質種類(見下文，第45圖至第47圖)可能導致在閘極介電層392之內的電荷累積，這可能造成電晶體的洩漏路徑和可靠性問題。 在閘極介電層392內擴散的氟可與在閘極介電層392內擴散的偶極摻質結合，並减少在閘極介電層392之內的電荷累積，這進一步减少了洩漏路徑和可靠性問題。
在第43圖中，閘極介電層392(包括界面層392A和高介電常數介電層392B)沉積在凹陷處390中。閘極介電層392也可以沉積在第一層間介電質388的頂表面上(見第42B圖)。閘極介電層392的形成方法可包括分子束沉積(Molecular-Beam Deposition,MBD)、原子層沉積、電漿輔助化學氣相沉積、或類似者。在虛設閘極介電質361的部分保留在凹陷處390中的實施方式中，閘極介電層392包括虛設閘極介電質361的材料(例如，矽氧化物)。
在第44圖中，將氟處理610施加於高介電常數介電層392B。在一些實施方式中，氟處理610是化學浸滲，化學浸滲使含氟的前驅物在高介電常數介電層392B的表面上方流動。在一些實施方式中，含氟的前驅物可以是WFx、NFx、TiFx、TaFx、HfFx、或類似者，其中x是1至6範圍內的整數。例如，在一些實施方式中，含氟的前驅物是WF6和/或NF3。當含氟的前驅物到達高介電常數介電層392B時，氟原子612從含氟的前驅物解離，並穿過高介電常數介電層392B擴散至介於高介電常數介電層392B與界面層392A之間的界面。一些的氟原子612進一步穿過界面層392A擴散至介於界面層392A和通道區域358之間的界面。
氟原子612可鍵合到高介電常數介電層392B、界面層392A、和通道區域358這些層的原子，例如在介於高介電常數介電層392B與界面層392A的界面處，以及在介於界面層392A與通道區域358的界面處。例如，在其中高介電常數介電層392B包含二氧化鉿的一些實施方式中，界面層392A包含矽氧化物或矽二氧化物，並且通道區域包含矽，氟原子612在高介電常數介電層392B、界面層392A、和通道區域358的多個相應的界面處形成强的鉿化物(Hf-F)和矽氟化物(Si-F)鍵結。隨後引入至閘極介電層392內的摻質(見下文，第45圖至第47圖)可能導致在閘極介電層392中的電荷累積。如隨後將更詳細描述的內容，擴散的氟原子612有助於减少電荷累積，從而改善電晶體的性能。
在一些實施方式中，氟處理610在250℃至550℃範圍內的溫度執行(例如，經由在這樣的溫度將閘極介電層392浸滲在含氟的前驅物中)，這可能有利於將足夠的氟擴散到閘極介電層392內，以减少由隨後偶極摻質的引入所導致的洩漏路徑和可靠性弱點。已經觀察到，當氟處理610的溫度低於250℃時，含氟的前驅物不會適當地解離，並且影響在高介電常數介電層392B和/或其下方的多個層中的期望變化。已經觀察到，當氟處理610的溫度高於550℃時，從含氟的前驅物中解離出的氟量可能太大而無法精確地控制。
在一些實施方式中，氟處理610在0.5托至40 托範圍內的壓力執行(例如，經由在這樣的壓力下將閘極介電層392浸滲在含氟的前驅物中)，這有利於將足夠的氟擴散到閘極介電層392內，以减少由隨後偶極摻質的引入所導致的洩漏路徑和可靠性弱點。已經觀察到，當氟處理610的壓力小於0.5托(torr)時，含氟的前驅物不會適當地解離，並且影響在高介電常數介電層392B和/或其下方的多個層中的期望變化。已經觀察到，當氟處理610的壓力大於40托時，從含氟的前驅物解離的氟量可能太大而無法精確地控制。
在一些實施方式中，執行氟處理610以100每分鐘標準立方公分(standard cubic centimeter per minute,sccm)至6000sccm範圍內的含氟的前驅物的流速(例如，經由使含氟的前驅物以這樣的流速流過閘極介電層392上方)，這有利於將足夠的氟擴散到閘極介電層392內，以减少由隨後偶極摻質的引入所導致的洩漏路徑和可靠性弱點。已經觀察到，當以小於100sccm的流速來執行氟處理610時，此處理製程可能不足以調諧所得的電晶體的閾值電壓。已經觀察到，當以大於6000sccm的流速來執行氟處理610時，過量的氟可能被引入到裝置內，對所得的電晶體的閾值電壓產生負面影響。
在一些實施方式中，執行氟處理610的持續時間在0.5秒至60分鐘的範圍內(例如，經由將閘極介電層392浸滲在含氟的前驅物中持續這樣的持續時間)，這對於將足夠的氟擴散到閘極介電層392內以减少由隨後偶極摻 質的引入所導致的洩漏路徑和可靠性弱點可能是有利的。已經觀察到，當執行氟處理610少於0.5秒時，處理製程可能不足以調諧所得的電晶體的閾值電壓。已經觀察到，當執行氟處理610超過60分鐘時，過量的氟可能被引入到裝置內，對於所得的電晶體的閾值電壓產生負面影響。
在一些實施方式中，在高介電常數介電層392B與界面層392A的界面處的氟原子612的濃度在2×103原子/cm2至5×107原子/cm2的範圍內，這對於减少由隨後偶極摻質的引入所引起的洩漏路徑和可靠性弱點可能是有利的。在高介電常數介電層392B與界面層392A的界面處的氟原子612的濃度小於2×103原子/cm2可能是不利的，經由造成增加的洩漏路徑和可靠性弱點。在高介電常數介電層392B與界面層392A的界面處的氟原子612的濃度大於5×107原子/cm2可能是不利的，經由對於所得的電晶體的閾值電壓產生負面影響。
在一些實施方式中，擴散的氟原子612具有從高介電常數介電層392B的頂表面到高介電常數介電層392B的底表面在2×103原子/cm2/nm到5×107原子/cm2/nm範圍內的密度梯度，這對於减少由隨後偶極摻質的引入所引起的洩漏路徑和可靠性弱點可能是有利的。從高介電常數介電層392B的頂表面到高介電常數介電層392B的底表面的密度梯度小於2×103原子/cm2/nm可能是不利的，經由造成增加的洩漏路徑和可靠性弱點。從高介電常數介電層392B的頂表面到高介電常數介電層 392B的底表面的密度梯度大於5×107原子/cm2/nm可能是不利的，經由造成對所得的電晶體的閾值電壓產生負面影響。
在一些實施方式中，在界面層392A與通道區域358的界面處的氟原子612的濃度在2×103原子/cm2至5×107原子/cm2的範圍內，這對於减少由隨後偶極摻質的引入所導致的洩漏路徑和可靠性弱點可能是有利的。在界面層392A與通道區域358的界面處的氟原子612的濃度小於2×103原子/cm2可能是不利的，經由造成增加的洩漏路徑和可靠性弱點。在界面392A與通道區域358的界面處的氟原子612的濃度大於5×107原子/cm2可能是不利的，經由對所得的電晶體的閾值電壓產生負面影響。
在一些實施方式中，擴散的氟原子612從界面層392A的頂表面到界面層392A的底表面具有在2×103原子/cm2/nm到5×107原子/cm2/nm範圍內的密度梯度，這對於减少由隨後偶極摻質的引入所引起的洩漏路徑和可靠性弱點可能是有利的。從界面層392A的頂表面到界面層392A的底表面的密度梯度小於2×103原子/cm2/nm可能是不利的，經由造成增加的洩漏路徑和可靠性弱點。從界面層392A的頂表面到界面層392A的底表面的密度梯度大於5×107原子/cm2/nm可能是不利的，經由造成負面地影響所得的電晶體的閾值電壓。
在第45圖中，偶極層620形成在高介電常數介電層392B上方。隨後使用偶極層620作為偶極摻質種類 的來源，以摻雜閘極介電層392，以便調諧隨後形成的電晶體的閾值電壓。偶極層620的偶極摻質種類可包括鋁(Al)、鑭(La)、鋅(Zn)、鎵(Ga)、或類似者、或其組合；偶極層620可由其氧化物、其氮化物、其碳化物、或類似者所形成。不同的偶極層620可形成在n型區域350N和p型區域350P中。在一些實施方式中，在p型區域350P中的偶極層620由包括p型偶極摻質的材料所形成，例如鋅氧化物。在一些實施方式中，在n型區域350N中的偶極層620由包括n型偶極摻質的材料所形成，例如鑭氧化物。
在一些實施方式中，形成偶極層620利用原子層沉積(ALD)或電漿輔助原子層沉積(PEALD)製程。執行偶極層620形成可在250℃到550℃範圍內的溫度、和在0.5托到40托範圍內的壓力。此製程可包括周期性地脈衝第一製程氣體、吹除第一製程氣體(例如，使用氮氣(N2))、脈衝第二製程氣體、吹除第二製程氣體(例如，使用氮氣(N2))。
第一處理氣體是含摻質的氣體，其包含期望的偶極摻質。合適的含摻質的氣體包括含鋁的氣體例如三甲基鋁(trimethylaluminum,TMA)(Al2(CH3)6)、含鑭的氣體例如三(異丙基環戊二烯基)鑭(tris(isopropylcyclopentadienyl)lanthanum)(La(iPrCp)3)、含鋅的氣體例如二乙基鋅(diethylzinc)(Zn(C2H5)2)、含鎵的氣體例如三(二甲基氨基)鎵(III) (tris(dimethylamido)gallium(III))(Ga2[N(CH3)2]6)、或類似者。第二處理氣體是一種氣體其能夠與第一處理氣體反應以形成偶極層620的材料。
第二處理氣體可包括含氧的氣體，例如氧氣(O2和/或O3)、和/或水(H2O)，以及其他的氣體，例如氮氣(N2)、氫氣(H2)、氬、氦、氪、氙、或類似者，或其組合。每個脈衝和吹除的循環的持續時間可在0.1秒和20秒的範圍內。
在第46圖中，執行退火630，以將偶極摻質種類從偶極層620驅送(例如擴散)到閘極介電層392(例如高介電常數介電層392B和/或界面層392A)內。擴散的偶極摻質種類可以調諧隨後形成的電晶體的閾值電壓。擴散的偶極摻質種類可將能量狀態引入到閘極介電層392內，靠近閘極介電層392的傳導帶邊緣，這可使閘極介電層392的導電性更接近半導體材料的導電性。閘極介電層392的這種增加的導電性可能導致電荷，例如由沿著閘極介電層392的界面(例如，介於高介電常數介電層392B、界面層392A、和鰭片352的通道區域358之間的多個界面)的氧空位釋放的電子，沿著閘極介電層392的界面而累積。沿著閘極介電層392的界面的這種電荷累積可能造成洩漏路徑和可靠性問題。擴散的氟原子612(見上文，第44圖)可經由填充氧空位來定位電子，减少沿著界面的電荷，從而减少洩漏路徑和可靠性弱點。
在一些實施方式中，擴散的氟原子612與擴散的 偶極摻質種類鍵合，以形成鍵合的氟-偶極種類，鍵合的氟-偶極種類包括鍵合到偶極摻質種類的氟原子。例如，鍵合的氟-偶極種類可包括F-Al-O種類、Al-O-F種類、F-La-O種類、La-O-F種類、或類似者。這些鍵合的氟-偶極種類可進一步减少沿著界面的電荷。
在一些實施方式中，退火630是快速熱退火或另一種熱製程，其可在500℃至1000℃範圍內的溫度執行，持續時間在1秒至20秒的範圍內。退火630可以具有足以將一或多種偶極摻質種類驅送(例如，擴散)到閘極介電層392內的溫度和/或持續時間，以達到期望的偶極摻質濃度(見下文，第48圖)。
在第47圖中，移除偶極層620使用對於偶極層620的材料有選擇性的一或多個蝕刻製程。蝕刻製程可以包括濕式蝕刻製程或乾式蝕刻製程。在一些實施方式中，移除偶極層620利用濕式蝕刻製程，使用例如SC-1、SC-2、稀的氫氟酸、氫氧化銨、或類似者、或其組合。在一些實施方式中，移除偶極層620利用乾式蝕刻製程，使用例如反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、或類似者、或其組合。然而，可使用任何合適的移除製程以移除偶極層620。
在第48圖中，閘極電極層394沉積在閘極介電層392上。如以上所述，閘極電極層394可包括任意數量的襯墊層394A、任意數量的功函數調諧層394B、和填充材料394C。襯墊層394A由任何可接受的材料所形成， 以促進黏附並防止擴散。例如，襯墊層394A可由金屬或金屬氮化物所形成，例如鈦氮化物、鈦鋁化物、鈦鋁氮化物、矽摻雜的鈦氮化物、鉭氮化物、或類似者，其可經由原子層沉積、化學氣相沉積、物理氣相沉積、或類似者而沉積。
功函數調諧層394B由任何可接受的材料所形成，以根據待形成的裝置的應用將裝置的功函數調諧到期望的量。在一些實施方式中，在p型區域350P中的功函數調諧層394B由p型功函數金屬(p-type work function metal,P-WFM)所形成，例如鈦氮化物(TiN)、鉭氮化物(TaN)、其組合、或類似者，其可經由原子層沉積、化學氣相沉積、物理氣相沉積、或類似者而沉積。在一些實施方式中，在n型區域350N中的功函數調諧層394B由n型功函數金屬(n-type work function metal,N-WFM)所形成，例如鈦鋁(TiAl)、鈦鋁碳化物(TiAlC)、鈦鋁氮化物(TiAlN)、其組合、或類似者，其可經由原子層沉積、化學氣相沉積、物理氣相沉積、或類似者而沉積。
填充材料394C包括低電阻的任何可接受的材料。例如，填充材料394C可由諸如鎢、鋁、鈷、釕、其組合、或類似者的金屬所形成，其可經由原子層沉積、化學氣相沉積、物理氣相沉積、或類似者而沉積。填充材料394C填充凹陷處390的剩餘部分。
在一些實施方式中，在高介電常數介電層392B與閘極電極層394的界面處的氟原子612的濃度在 2×103原子/cm2至5×107原子/cm2的範圍內，這對於减少由隨後偶極摻質的引入所導致的洩漏路徑和可靠性弱點可能是有利的。在高介電常數介電層392B與閘極電極層394的界面處的氟原子612的濃度小於2×103原子/cm2可能是不利的，經由造成增加的洩漏路徑和可靠性弱點。在高介電常數介電層392B與閘極電極層394的界面處的氟原子612的濃度大於5×107原子/cm2可能是不利的，經由負面地影響所得的電晶體的閾值電壓。
第49圖繪示了形成用於替換閘極的多個層(如第43圖至第48圖所繪示)的方法1000的流程圖。在步驟1010中，如上文參考第43圖所描述的內容，形成閘極介電層392。在步驟1020中，如上文參考第44圖所描述的內容，對閘極介電層392執行氟處理610。在步驟1030中，如上文參考第45圖所描述的內容，在閘極介電層392上方形成偶極層620。在步驟1040中，將偶極摻質種類從偶極層620驅送到閘極介電層392內，如以上關於第46圖所描述的內容。在步驟1050中，移除偶極層620，如以上參考第47圖所描述的內容。在步驟1060中，在閘極介電層392上形成閘極電極層394，如以上參考第48圖所描述的內容。
在第50A圖和第50B圖中，執行移除製程，以移除閘極介電層392和閘極電極層394的過量部分，此過量部分在第一層間介電質388的頂表面上方，從而形成閘極介電質402和閘極電極404。在一些實施方式中，可利用 平坦化製程，例如化學機械研磨(CMP)、回蝕刻製程、其組合、或類似者。在凹陷處中的閘極電極層394的剩餘部分形成閘極電極404。在凹陷處中的閘極介電層392的剩餘部分形成閘極介電質402。閘極介電質402和閘極電極404因此形成所得的鰭式場效電晶體的替換閘極。閘極電極404和閘極介電質402可統稱為「閘極結構」。閘極和閘極結構可沿著鰭片352的通道區域358的側壁延伸。
閘極介電質402具有擴散的偶極摻質種類，其對於調諧所形成的鰭式場效電晶體的閾值電壓是有用的，並且擴散的氟原子對於减少洩漏和可靠性問題是有用的，否則這些可靠性問題會由偶極摻質種類的存在而引起。因為在閘極介電質402內偶極摻質種類的存在，功函數調諧層394B(見第48圖)的厚度可以較小，這可使得介於相鄰的多個閘極電極404之間的相應的間距較小。在一些實施方式中，閘極電極404沒有功函數調諧層，因為閘極的閾值電壓可經由在閘極介電質402內的偶極摻質種類而調諧。
在一些實施方式中，在形成閘極介電質402之後，在高介電常數介電層392B(見第48圖)中的偶極摻質濃度在2×103cm-3至5×107cm-3的範圍內，這對於調諧隨後形成的閘極的閾值電壓可能是有利的。在高介電常數介電層392B內小於2×103cm-3的偶極摻質濃度可能不利於充分地調諧隨後形成的閘極的閾值電壓。在高介電常數介電層392B內的偶極摻質濃度大於5×107cm-3可能是不利的，經由增加洩漏路徑和可靠性弱點。
在一些實施方式中，在形成閘極介電質402之後，在界面層392A內的偶極摻質濃度(見第48圖)在2×103cm-3至5×107cm-3的範圍內，這對於調諧隨後形成的閘極的閾值電壓可能是有利的。在界面層392A中的偶極摻質濃度小於2×103cm-3可能是不利的，經由無法充分地調諧隨後形成的閘極的閾值電壓。在界面層392A內的偶極摻質濃度大於5×107cm-3可能是不利的，經由增加洩漏路徑和可靠性弱點。在一些實施方式中，在高介電常數介電層392B內的偶極摻質濃度大於在界面層392A內的偶極摻質濃度。
在第51A圖和第51B圖中，閘極遮罩396形成在閘極結構(包括閘極介電質402和對應的閘極電極404)上方，並且閘極遮罩396可設置在多個閘極間隔物386的相對的多個部分之間。在一些實施方式中，形成閘極遮罩396包括將閘極結構凹陷化，使得凹陷處直接地形成在閘極結構上方並且在閘極間隔物386的介於相對的多個部分之間。在凹陷處中填充包含一或多層的介電材料(例如矽氮化物、矽氧氮化物、或類似者)的閘極遮罩396，隨後經由平坦化製程，以移除在第一層間介電質388上方延伸的介電材料的過量部分。閘極遮罩396是可選的，並且在一些實施方式中可省略閘極遮罩396。在這樣的實施方式中，閘極結構可保持與第一層間介電質388的頂表面齊平。
也如在第51A圖和第51B圖中所繪示，在第一層間介電質388上方沉積第二層間介電質408。在一些實施 方式中，第二層間介電質408是經由可流動的化學氣相沉積方法所形成的可流動的膜。在一些實施方式中，第二層間介電質408由例如磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似者的介電材料所形成，並且可經由例如化學氣相沉積和電漿輔助化學氣相沉積的任何合適的方法而沉積。隨後形成的閘極接觸件410(見下文，第52A圖和第52B圖)穿透第二層間介電質408和閘極遮罩396(如果存在的話)，以接觸凹陷的閘極電極404的頂表面。
在第52A圖和第52B圖中，根據一些實施方式，穿過第二層間介電質408和第一層間介電質388，形成閘極接觸件410和源極/汲極接觸件412。穿過第一層間介電質388和第二層間介電質408形成用於源極/汲極接觸件412的開口，並且穿過第二層間介電質408和閘極遮罩396形成用於閘極接觸件410的開口。形成多個開口可使用可接受的光微影和蝕刻技術。在開口中形成襯墊(未示出)(例如擴散阻障層、黏附層、或類似者)以及導電材料。襯墊可包括鈦、鈦氮化物、鉭、鉭氮化物、或類似者。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似者。可執行平坦化製程，例如化學機械研磨，以從第二層間介電質408的表面移除過量的材料。剩餘的襯墊和導電性材料在開口中形成源極/汲極接觸件412和閘極接觸件410。
可執行退火製程，以在介於外延的源極/汲極區域 382和源極/汲極接觸件412之間的界面處形成矽化物。源極/汲極接觸件412物理性和電性耦合到外延的源極/汲極區域382，並且閘極接觸件410物理性和電性耦合到閘極電極404。源極/汲極接觸件412和閘極接觸件410可在不同的製程中形成，或可在相同的製程中形成。雖然示出為形成為在相同的截面中，但應當理解，源極/汲極接觸件412和閘極接觸件410中的各者可形成在不同的截面中，這可避免這些接觸件的短路。
所揭示的鰭式場效電晶體實施方式也可應用於奈米結構裝置，例如閘極全環(例如，奈米片、奈米線、或類似者)場效電晶體(gate-all-around field effect transistors,GAAFETs)。形成閘極全環裝置可以參照第1圖至第24E圖如以上所描述的內容。
第53圖繪示了根據一些實施方式在三維視圖中的閘極全環場效電晶體的實施例。閘極全環場效電晶體包含在基板350(例如半導體基板)上的鰭片366上方的奈米結構355(例如奈米片、奈米線、或類似者)，其中奈米結構355充當閘極全環場效電晶體的通道區域。奈米結構355可包括p型奈米結構、n型奈米結構、或其組合。隔離區域356設置在介於鄰近的多個鰭片366之間，鰭片366可從相鄰的隔離區域356之間突出。儘管將鰭片366的底部部分繪示為與基板350是單一的、連續的材料，但是鰭片366和/或基板350的底部部分可包含單一種材料或多種材料。在本文中，鰭片366指的是在介於相鄰的多個隔 離區域356之間延伸的部分。
閘極介電質402在鰭片366的頂表面上方，並且沿著奈米結構355的頂表面、側壁、和底表面。除了在閘極全環場效電晶體的情况下(例如，如以上參考第15圖所描述的內容)，以類似於以上參考第42A圖至第50B圖所描述的內容的方式來形成閘極介電質402。例如，閘極介電質402可包括在鰭片366的頂表面上方並且沿著奈米結構355的頂表面、側壁、和底表面的界面層392A(見上文，第48圖)，以及沿著界面層392A的頂表面、側壁、和底表面的高介電常數介電層392B(見上文，第48圖)。閘極電極404在閘極介電質402上方。外延的源極/汲極區域382設置在閘極介電質402和閘極電極404的相對的多個側上的鰭片366上。
本揭示內容的一些實施方式有一些有利的特徵。將偶極摻質種類擴散到一或多個閘極介電層內，以調諧隨後形成的電晶體的閾值電壓，而不會負面地影響用於多個電晶體的多個閘極的相應的間距。一或多個閘極介電層的偶極摻雜可能引起洩漏路徑和可靠性問題，例如，在介於一或多個閘極介電層或下方的通道區域之間的界面上的電荷累積。
而且，經由形成含氟的層，然後將氟擴散至在下方的閘極介電質內以定位電子，可减少洩漏路徑問題，並提高所得的電晶體的可靠性。此外，擴散的氟具有調整所得的電晶體的閾值電壓的效果，並且本申請的實施方式可用 於調整閾值電壓。此外，經由選擇性地將氟摻雜至選定的電晶體內，可選擇性地調整電晶體的性能。
根據本揭示內容的一些實施方式，一種方法包含移除第一虛設閘極堆疊和第二虛設閘極堆疊，以形成第一溝槽和第二溝槽，其中第一虛設閘極堆疊和第二虛設閘極堆疊分別地在第一裝置區域和第二裝置區域中；沉積分別地延伸到第一溝槽和第二溝槽中的第一閘極介電層和第二閘極介電層；形成含氟的層，此含氟的層包含在第一閘極介電層上方的第一部分、和在第二閘極介電層上方的第二部分；移除含氟的層的第二部分；執行退火製程，以將在含氟的層的第一部分中的氟擴散至第一閘極介電層內；以及在退火製程之後，分別地在第一閘極介電層和第二閘極介電層上方形成第一功函數層和第二功函數層。
在一實施方式中，形成含氟的層包含使用含氟的前驅物來沉積含氟的層。在一實施方式中，含氟的前驅物包含WF6。在一實施方式中，執行沉積含氟的層使用額外的前驅物其包含矽烷。在一實施方式中，形成含氟的層包含將對應的晶圓浸滲在含氟的製程氣體中，此對應的晶圓包含第一閘極介電層和第二閘極介電層。在一實施方式中，浸滲導致與含氟的製程氣體接觸的第一閘極介電層的表面部分具有增加的氟原子百分比並且形成含氟的層。
在一實施方式中，含氟的製程氣體選自NF3、WF6、或其組合。在一實施方式中，此方法還包含，在形成含氟的層之前，沉積保護層，此保護層包含分別地在第一閘極 介電層上的第一部分和在第二閘極介電層上的第二部分。在一實施方式中，在移除含氟的層的第二部分的過程中，進一步地從第二閘極介電層上方移除保護層的一部分。在一實施方式中，此方法還包含，在退火製程之後，從第一閘極介電層上方移除保護層的附加的部分。在一實施方式中，此方法還包含在第一功函數層的一側上形成第一源極/汲極區域，在第二功函數層的一側上形成第二源極/汲極區域，其中第一源極/汲極區域和第二源極/汲極區域具有相反的導電性類型。
在一實施方式中，此方法還包含在第一功函數層的一側上形成第一源極/汲極區域，在第二功函數層的一側上形成第二源極/汲極區域，其中第一源極/汲極區域和第二源極/汲極區域具有相同的導電性類型。在一實施方式中，第一虛設閘極堆疊形成在多層堆疊的頂表面和側壁上，並且其中多層堆疊包含交替地設置的複數個犧牲層和複數個奈米結構。
根據本揭示內容的一些實施方式，一種方法包含在第一多層堆疊的頂表面和側壁上形成第一虛設閘極堆疊，其中第一多層堆疊包含交替地設置的第一複數個犧牲層和第一複數個奈米結構；在第二多層堆疊的頂表面和側壁上形成第二虛設閘極堆疊，其中第二多層堆疊包含交替地設置的第二複數個犧牲層和第二複數個奈米結構；移除第一虛設閘極堆疊和第二虛設閘極堆疊，以在介電層中分別地形成第一凹陷處和第二凹陷處；移除第一複數個犧牲層和 第二複數個犧牲層；沉積圍繞第一複數個奈米結構的第一閘極介電質；沉積圍繞第二複數個奈米結構的第二閘極介電質；在第一閘極介電質和第二閘極介電質上分別地沉積第一保護層和第二保護層；在第一保護層和第二保護層上分別地形成第一含氟的層和第二含氟的層；移除第二含氟的層；在移除第二含氟的層之後，執行退火製程，其中第一含氟的層經受退火製程；以及在退火製程之後，移除第一含氟的層。
在一實施方式中，此方法還包含移除第一保護層和第二保護層；以及在被移除的第一保護層和被移除的第二保護層所留下的多個空間中形成多個功函數層。在一實施方式中，此方法還包含在第一保護層和第二保護層上分別地形成第一功函數層和第二功函數層。在一實施方式中，形成第一含氟的層和第二含氟的層包含沉積製程或浸滲製程。
根據本揭示內容的一些實施方式，一種方法包含在第一溝槽中形成第一奈米結構，和形成第一閘極間隔物其包含在第一溝槽的相對的多個側上的多個部分；在第二溝槽中形成第二奈米結構，和形成第二閘極間隔物包含在第二溝槽的相對的多個側上的多個部分；沉積延伸到第一溝槽中以包圍第一奈米結構的第一閘極介電質；沉積延伸到第二溝槽中以包圍第二奈米結構的第二閘極介電質；以及在形成第一閘極介電質和第二閘極介電質之後，添加氟到第一閘極介電質內，其中當將氟添加到第一閘極介電質內 時，氟在第二閘極介電質內保持基本上不變。
在一實施方式中，添加氟包含在第一閘極介電質上形成含氟的層；以及執行退火製程，以將在含氟的層內的氟驅送至第一閘極介電質內。在一實施方式中，進一步形成含氟的層以在第二閘極介電質上延伸，並且方法進一步包含，在退火製程之前，從第二溝槽移除含氟的層。
以上概述了數個實施方式的多個特徵，以便本領域技術人員可較佳地理解本揭示內容的多個態樣。本領域的技術人員應理解，他們可能容易地使用本揭示內容，作為其他製程和結構之設計或修改的基礎，以實現與在此介紹的實施方式的相同的目的，和/或達到相同的優點。本領域技術人員亦應理解，與這些均、或類似者的建構不脫離本揭示內容的精神和範圍，並且他們可進行各種改變、替換、和變更，而不脫離本揭示內容的精神和範圍。
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Claims (10)

  1. 一種製造半導體裝置的方法，包含：移除一第一虛設閘極堆疊和一第二虛設閘極堆疊，以形成一第一溝槽和一第二溝槽，其中該第一虛設閘極堆疊和該第二虛設閘極堆疊分別地在一第一裝置區域中和一第二裝置區域中；沉積分別地延伸到該第一溝槽和該第二溝槽中的一第一閘極介電層和一第二閘極介電層；形成一含氟的層，該含氟的層包含在該第一閘極介電層上方的一第一部分、和在該第二閘極介電層上方的一第二部分；移除該含氟的層的該第二部分；執行一退火製程，以將在該含氟的層的該第一部分中的氟擴散至該第一閘極介電層內；以及在該退火製程之後，分別地在該第一閘極介電層和該第二閘極介電層上方形成一第一功函數層和一第二功函數層。
  2. 如請求項1所述之製造半導體裝置的方法，其中所述形成該含氟的層包含使用一含氟的前驅物來沉積該含氟的層。
  3. 如請求項1所述之製造半導體裝置的方法，其中所述形成該含氟的層包含在一含氟的製程氣體中浸滲 一對應的晶圓其包含該第一閘極介電層和該第二閘極介電層。
  4. 如請求項1所述之製造半導體裝置的方法，還包含：在形成該含氟的層之前，沉積一保護層，該保護層包含分別地在該第一閘極介電層和該第二閘極介電層上的一第一部分和一第二部分。
  5. 如請求項1所述之製造半導體裝置的方法，還包含在該第一功函數層的一側上形成一第一源極/汲極區域，在該第二功函數層的一側上形成一第二源極/汲極區域，其中該第一源極/汲極區域和該第二源極/汲極區域具有相反的導電性類型。
  6. 如請求項1所述之製造半導體裝置的方法，還包含在該第一功函數層的一側形成一第一源極/汲極區域，在該第二功函數層的一側形成一第二源極/汲極區域，其中該第一源極/汲極區域和該第二源極/汲極區域具有一相同的導電性類型。
  7. 一種製造半導體裝置的方法，包含：在一第一多層堆疊的一頂表面和多個側壁上形成一第一虛設閘極堆疊，其中該第一多層堆疊包含交替地設置的 第一複數個犧牲層和第一複數個奈米結構；在一第二多層堆疊的一頂表面和多個側壁上形成一第二虛設閘極堆疊，其中該第二多層堆疊包含交替地設置的第二複數個犧牲層和第二複數個奈米結構；移除該第一虛設閘極堆疊和該第二虛設閘極堆疊，以在一介電層中分別地形成一第一凹陷處和一第二凹陷處；移除所述第一複數個犧牲層和所述第二複數個犧牲層；沉積圍繞所述第一複數個奈米結構的多個第一閘極介電質；沉積圍繞第二複數個奈米結構的多個第二閘極介電質；在該第一閘極介電質和該第二閘極介電質上分別地沉積多個第一保護層和多個第二保護層；在該第一保護層和該第二保護層上分別地形成多個第一含氟的層和多個第二含氟的層；移除該些第二含氟的層；在移除該些第二含氟的層之後，執行一退火製程，其中，該些第一含氟的層經受該退火製程；以及在該退火製程之後，移除該些第一含氟的層。
  8. 如請求項7所述之製造半導體裝置的方法，還包含：移除該第一保護層和該第二保護層；以及 在被移除的該第一保護層和被移除的該第二保護層所留下的多個空間中形成多個功函數層。
  9. 一種製造半導體裝置的方法，包含：在一第一溝槽中形成一第一奈米結構，和形成一第一閘極間隔物其包含在該第一溝槽的相對的多個側上的多個部分；在一第二溝槽中形成一第二奈米結構，和形成一第二閘極間隔物其包含在該第二溝槽的相對的多個側上的多個部分；沉積一第一閘極介電質其延伸至該第一溝槽中以包圍該第一奈米結構；沉積一第二閘極介電質其延伸至該第二溝槽中以包圍該第二奈米結構；在形成該第一閘極介電質和該第二閘極介電質之後，添加氟至該第一閘極介電質內，其中當將該氟添加到該第一閘極介電質內時，氟在該第二閘極介電質內保持基本上不變；在該第一閘極介電質上方形成一偶極層，其中該偶極層包含一偶極摻質種類；將該偶極摻質種類從該偶極層驅送到該第一閘極介電質內；移除該偶極層；以及形成一閘極電極層。
  10. 如請求項9所述之製造半導體裝置的方法，其中所述添加該氟包含：在該第一閘極介電質上形成一含氟的層；以及執行一退火製程，以將在該含氟的層內的氟驅送至該第一閘極介電質內。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230009485A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate Structure in Semiconductor Device and Method of Forming the Same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202002011A (zh) * 2018-06-12 2020-01-01 台灣積體電路製造股份有限公司 半導體製程所用的方法
TW202107571A (zh) * 2019-04-30 2021-02-16 台灣積體電路製造股份有限公司 積體電路裝置及其形成方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548372B2 (en) * 2015-01-29 2017-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable work function
US9553090B2 (en) * 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9754840B2 (en) * 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9502307B1 (en) * 2015-11-20 2016-11-22 International Business Machines Corporation Forming a semiconductor structure for reduced negative bias temperature instability
US10164042B2 (en) * 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10854459B2 (en) * 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
US10672742B2 (en) * 2017-10-26 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11107902B2 (en) * 2018-06-25 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric spacer to prevent contacting shorting
US10930755B2 (en) * 2018-11-26 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned inner spacer on gate-all-around structure and methods of forming the same
US11430652B2 (en) * 2019-09-16 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling threshold voltages through blocking layers
DE102020113993A1 (de) * 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Finnen-endgate-strukturen und deren herstellungsverfahren
US11437277B2 (en) * 2020-04-28 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Forming isolation regions for separating fins and gate stacks
US11217494B1 (en) * 2020-07-31 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US11728173B2 (en) * 2020-09-30 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Masking layer with post treatment
US11682675B2 (en) * 2021-03-30 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method
US11967504B2 (en) * 2021-06-17 2024-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistor devices and methods of forming same
US20230009485A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate Structure in Semiconductor Device and Method of Forming the Same
US20230029651A1 (en) * 2021-07-30 2023-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Spacer structures for semiconductor devices
US20230114191A1 (en) * 2021-10-12 2023-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Forming Seams with Desirable Dimensions in Isolation Regions
US20230154992A1 (en) * 2021-11-12 2023-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation Layers for Reducing Leakages Between Contacts
US20230187518A1 (en) * 2021-12-14 2023-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device With Tunable Channel Layer Usage And Methods Of Fabrication Thereof
US20240038866A1 (en) * 2022-07-28 2024-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure with nanostructure and method for forming the same
US20240071767A1 (en) * 2022-08-24 2024-02-29 Taiwan Semiconductor Manufacturing Co., Ltd. Volume-less Fluorine Incorporation Method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202002011A (zh) * 2018-06-12 2020-01-01 台灣積體電路製造股份有限公司 半導體製程所用的方法
TW202107571A (zh) * 2019-04-30 2021-02-16 台灣積體電路製造股份有限公司 積體電路裝置及其形成方法

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