CN107507772B - 一种沟道孔底部刻蚀方法 - Google Patents

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Abstract

本申请实施例公开了一种沟道孔底部刻蚀方法，该方法在对沟道孔底部进行刻蚀之前，在衬底表面上形成刻蚀保护层。如此，当对沟道孔底部进行刻蚀时，该刻蚀保护层能够保护其下方的硬掩膜层，减少沟道孔底部刻蚀过程对硬掩膜层的损耗，如此可以增加后续制程重复循环使用该硬掩膜层形成工艺窗口的次数。

Description

一种沟道孔底部刻蚀方法
技术领域
本申请涉及3D NAND存储器件及其制造技术领域，尤其涉及一种沟道孔底部刻蚀方法。
背景技术
3D NAND存储器是一种拥有三维堆叠结构的闪存器件，其存储核心区是由交替堆叠的金属栅层和绝缘层结合垂直沟道管组成。相同面积条件下，垂直堆叠的金属栅层越多，意味着闪存器件的存储密度越大、容量越大。目前常见的存储结构金属栅堆叠层数可达数十上百层。
3D NAND存储器的制备工艺中，需要首先在衬底上形成由氮化硅(SiN)层和氧化硅(SiO2)层交替层叠的层叠结构；而后，刻蚀层叠结构以形成沟道孔(Channel hole)。在沟道孔刻蚀工艺结束后，需要在沟道孔底部经过外延生长形成一层外延层(该外延层用于形成3D NAND存储器件的源极选通管的沟道，当衬底为单晶硅时，外延层为外延单晶硅)，然后在沟道孔侧壁和底部依次沉积包括ONO(Oxide-Nitride-Oxide)的电荷捕获层、沟道层以及保护性氧化膜；接着采用干法刻蚀工艺来刻蚀沟道孔底部的材料层(包括电荷捕获层、沟道层以及保护性氧化膜)，直至打通沟道孔底部的外延层。
因沟道孔形成于3D NAND存储器的层叠结构中，所以，上述形成的沟道孔是一具有高深宽比的沟道孔，且该沟道孔的深宽比随着层叠结构层数的增加而增大。因此，在刻蚀沟道孔底部的材料层直至打通沟道孔底部的外延层的干法刻蚀工艺是一道极高深宽比的干法刻蚀工艺。例如，对于64层及以上的堆叠结构，刻蚀深宽比达到90以上)，为了将底部外延层刻蚀打开，主要是通过采用高偏置功率(High Bias power)和较大三氟化氮流速(HighNF3flow rate)的刻蚀程式，这样会造成沟道孔顶部硬掩膜层损失太多，减少了后续制程重复循环使用该硬掩膜层形成工艺窗口的次数。
发明内容
有鉴于此，本申请实施例提供了一种沟道孔底部刻蚀方法，以减少沟道孔顶部硬掩膜层的损失，增加后续制程重复循环使用该硬掩膜层形成工艺窗口的次数。
为了解决上述技术问题，本申请采用了如下技术方案：
一种沟道孔底部刻蚀方法，包括：
提供衬底，所述衬底上形成有氮化硅层和氧化硅层交替层叠的层叠结构，所述层叠结构的上方形成有硬掩膜层，所述层叠结构内形成有沟道孔，所述沟道孔的底部形成有外延层，在所述外延层之上和所述沟道孔的侧壁上均依次形成有存储单元的电荷捕获层、第一沟道层以及保护性氧化膜；
在衬底表面上形成刻蚀保护层；
采用干法刻蚀工艺刻蚀沟道孔底部的电荷捕获层、第一沟道层以及保护性氧化膜，直至露出外延层。
可选地，所述刻蚀保护层为高聚物膜层。
可选地，所述在衬底表面上形成刻蚀保护层，具体采用干法刻蚀系统在衬底表面之上形成高聚物膜层。
可选地，形成高聚物膜层的工艺条件为：反应气体为含碳、氟气体，反应温度在20-30℃之间，反应时间为数分钟。
可选地，所述含碳、氟气体为C4F8、C4F6和CH3F中的至少一种。
可选地，在衬底表面上形成高聚物膜层时，调节反应系统压力和反应气体流速，以减少高聚物进入到沟道孔底部的可能。
可选地，所述调节反应系统压力和反应气体流速，以减少高聚物进入到沟道孔底部的可能，具体包括：
调节反应系统压力在50毫托，反应温度在20-30℃之间，CH3F流量在10-200SCCM之间，反应时间在10～20秒之间。
可选地，所述刻蚀沟道孔底部的电荷捕获层、沟道层以及保护性氧化膜，直至露出外延层之后，还包括：
在沟道孔内形成第二沟道层，所述第二沟道层填满所述沟道孔。
可选地，所述第一沟道层和/或所述第二沟道层为无定型硅。
相较于现有技术，本申请具有以下有益效果：
通过以上技术方案可知，本申请实施例提供的沟道孔底部刻蚀方法，在对沟道孔底部进行刻蚀之前，在衬底表面上形成刻蚀保护层。如此，当对沟道孔底部进行刻蚀时，该刻蚀保护层能够保护其下方的硬掩膜层，减少沟道孔底部刻蚀过程对硬掩膜层的损耗，如此可以增加后续制程重复循环使用该硬掩膜层形成工艺窗口的次数。
附图说明
为了清楚地理解本申请的具体实施方式，下面将描述本申请具体实施方式时用到的附图做一简要说明。显而易见地，这些附图仅是本申请的部分实施例。
图1是本申请实施例提供的沟道孔底部刻蚀方法流程示意图；
图2A至图2D是本申请实施例提供的沟道孔底部刻蚀方法一系列制程对应的剖面结构示意图；
图3A为未形成有刻蚀保护层的沟道孔的TEM图；
图3B为形成有刻蚀保护层的沟道孔的TEM图。
附图标记：
200：衬底，201：氮化硅层，202：氧化硅层，210：层叠结构，220：硬掩膜层，230：沟道孔，240：外延层，250：电荷捕获层，251：电荷阻挡层，252：电荷陷阱层，253：电荷隧穿层，260：第一沟道层，270：保护性氧化膜，280：刻蚀保护层，290：第二沟道层。
具体实施方式
本申请实施例结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
如背景技术部分所述，在3DNAND存储器中的沟道孔为深宽比较高的沟道孔，因此，对该沟道孔底部的刻蚀工艺是一道极高深宽比的干法刻蚀工艺。为了将底部外延层刻蚀打开，主要是通过采用高偏置功率(High Bias power)和较大三氟化氮流速(High NF3flowrate)的刻蚀程式，这样会造成沟道孔顶部硬掩膜层损失太多，减少了后续制程重复循环使用该硬掩膜层形成工艺窗口的次数。
为了解决沟道孔顶部硬掩膜层在沟道孔底部干法刻蚀工艺中损耗较多，本申请实施例在刻蚀沟道孔底部之前，在衬底表面形成一层刻蚀保护层，该刻蚀保护层能够保护其下方的硬掩膜层在沟道孔底部刻蚀过程中的过多损耗，有利于增加该硬掩膜层在后续制程中重复循环使用的次数。
下面结合附图对本申请的具体实施方式进行详细描述。
请参阅图1至图2D。图1是本申请实施例提供的沟道孔底部刻蚀方法流程示意图。图2A至图2D是本申请实施例提供的沟道孔底部刻蚀方法一系列制程对应的剖面结构示意图。
如图1所示，该沟道孔底部刻蚀方法包括以下步骤：
S101：提供衬底200，所述衬底200上形成有氮化硅层201和氧化硅层202交替层叠的层叠结构210，所述层叠结构210的上方形成有硬掩膜层220，所述层叠结构210内形成有沟道孔230，所述沟道孔230的底部形成有外延层240，在所述外延层240之上和所述沟道孔230的侧壁上均依次形成有存储单元的电荷捕获层250、第一沟道层260以及保护性氧化膜270。
该衬底200的剖面结构示意图如图2A所示。
在本发明实施例中，衬底200为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在该具体的实施例中，所述衬底200为体硅衬底。
层叠结构210的层数由形成的3D NAND存储器的存储单元的层数确定。层叠结构210的层数例如可以为8层、32层、64层等，层叠结构210的层数越多，越能提高集成度。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积氮化硅和氧化硅，形成该层叠结构210；而后，通过刻蚀工艺，使得层叠结构210的边缘为阶梯结构，阶梯结构用于后续形成字线与金属栅的互连。
在本申请实施例中，硬掩膜层220可以为沉积在层叠结构上方的氮化硅层，也可以为层叠结构中的最顶层氧化硅层或者最顶层氧化硅层以及次顶层氮化硅层。图2A中示出的硬掩膜层220为层叠结构210的最顶层氧化硅层以及次顶层氮化硅层。
形成于沟道孔230底部的外延层240的上表面超过层叠结构210中的最底层氮化硅层201的上表面。待后续层叠结构210中的氮化硅层替换为金属介质，形成金属栅极后，该外延层240与其临近的金属栅极组成3D NAND存储器件的源极选通管，也称下选通管。其中，外延层240作为源极选通管的沟道。
当衬底200为硅衬底时，外延层240可以为外延单晶硅。外延层240可以采用外延生长工艺在沟道孔底部的衬底上外延生长形成。
当存储单元为电荷陷阱型存储单元时，电荷捕获层250可以包括电荷阻挡层251、电荷陷阱层252以及电荷隧穿层253，其中，电荷阻挡层251和电荷隧穿层253可以为氧化硅层，电荷陷阱层52可以为氮化硅层，如此，电荷捕获层250可以为ONO(Oxide-Nitride-Oxide)结构。
如图2A所示，除了在外延层240之上和沟道孔230的侧壁上均依次形成有存储单元的电荷捕获层250、第一沟道层260以及保护性氧化膜270。在沟道孔的顶部也相应形成有存储单元的电荷捕获层250、第一沟道层260以及保护性氧化膜270。
在本申请实施例中，第一沟道层260可以为无定型硅，也可以为多晶硅。
S102：在衬底200表面上形成刻蚀保护层280。
如图2B所示，在衬底200表面上形成刻蚀保护层280，该刻蚀包括层280用于保护其下方的硬掩膜层220，减少硬掩膜层220在沟道孔底部刻蚀过程中的过多损耗。
需要说明，在衬底200表面上形成刻蚀保护层280，不仅会在沟道孔顶部的硬掩膜层220的上方形成刻蚀保护层280，还会在沟道孔底部形成刻蚀保护层280，该形成于沟道孔230底部的刻蚀保护层280不利于后续沟道孔230底部的第一沟道层260以及电荷捕获层250的刻蚀，因此，形成于沟道孔230底部的刻蚀保护层280是不期望的，为了防止刻蚀保护层280在沟道孔底部形成较厚的一层保护层，不利于后续打通外延层240，在形成刻蚀保护层280的过程中，可以通过调节形成刻蚀保护层280的系统压力以及反应气体流速来减少刻蚀保护层280沉积到沟道孔底部。作为示例，调节反应系统压力在50毫托，反应温度在20-30℃之间，CH3F流量在10-200SCCM之间，反应时间在10～20秒之间。
作为一示例，该刻蚀保护层280可以为高聚物膜层。更具体地说，该高聚物膜层可以为含氟高聚物膜层。
另外，因干法刻蚀工艺过程中，会产生高聚物副产物，该高聚物副产物会沉积在待刻蚀材料层表面。因此，作为本申请的一个示例，用于刻蚀保护层的高聚物膜层可以在干法刻蚀系统内形成。控制干法刻蚀工艺条件，使其刻蚀硬掩模层的速率小于高聚物副产物沉积速率，如此就可以在硬掩模层上方沉积一层高聚物膜层。作为示例，沉积高聚物膜层对应的工艺条件可以为：低温条件下，反应气体为含碳、氟气体，反应时间可以为数分钟。作为一具体示例，反应温度可以为40℃，反应气体可以为C4F8或C4F6气体，反应时间可以为5分钟。
S103：采用干法刻蚀工艺刻蚀沟道孔230底部的电荷捕获层250、第一沟道层260以及保护性氧化膜270，直至露出外延层240。
本步骤具体为：通过采用高偏置功率(High Bias power)和较大三氟化氮流速(High NF3flow rate)的刻蚀程式，刻蚀沟道孔230底部的电荷捕获层250、第一沟道层260以及保护性氧化膜270，直至露出外延层240。该步骤执行完对应的剖面结构示意图如图2C所示。
作为示例，采用干法刻蚀工艺刻蚀沟道孔230底部的电荷捕获层250、第一沟道层260以及保护性氧化膜270的刻蚀工艺条件可以为压力为10-20毫托，偏置功率在500-1000W之间，电压大于800Vb，刻蚀气体NF3的流量大于100SCCM。
在对沟道孔230底部的荷捕获层250、第一沟道层260以及保护性氧化膜270进行刻蚀的过程中，因刻蚀条件较为苛刻，会同时将靠近沟道孔230顶部的一些层结构例如刻蚀保护层280和/或硬掩膜层220刻蚀掉。
因刻蚀保护层280位于硬掩膜层220的上方，若要对硬掩膜层220进行刻蚀，需要先将其上方的刻蚀保护层280刻蚀掉，因此，刻蚀保护层280的存在，有利于保护硬掩膜层220在沟道孔底部刻蚀过程中的损耗。有利于增加该硬掩膜层在后续制程中重复循环使用的次数。
为了检验刻蚀保护层的保护作用，本申请实施例还提供了沟道孔底部的外延层打通后，形成有刻蚀保护层以及未形成有刻蚀保护层的沟道孔顶部和底部的TEM示意图。图3A为未形成有刻蚀保护层的沟道孔的TEM图。图3B为形成有刻蚀保护层的沟道孔的TEM图。从图3A中的圆圈内的区域可以看出，当沟道孔底部的外延层打通后，沟道孔顶层氧化硅层以及次顶层氮化硅完全被刻蚀掉。而从图3B中的圆圈内的区域可以看出，当沟道孔底部的外延层打通后，沟道孔顶层氧化硅层还有一定的剩余。
由此可以看出，刻蚀保护层对硬掩膜层220的保护作用，其能够减少硬掩膜层220在沟道孔底部刻蚀过程中的过多损耗，增加后续制程重复循环使用该硬掩膜层形成工艺窗口的次数。
S104：在沟道孔内形成第二沟道层290，所述第二沟道层填满所述沟道孔230。
为了形成沟道层，在外延层打通后，还可以在沟道孔230内形成第二沟道层290，所述第二沟道层填满所述沟道孔。执行完该步骤后，对应的剖面结构示意图如图2D所示。
该第二沟道层290可以为无定型硅，也可以为多晶硅。
以上为本申请实施例提供的沟道孔底部刻蚀方法的具体实施方式。在该具体实施方式中，在对沟道孔底部进行刻蚀之前，在衬底表面上形成刻蚀保护层。如此，当对沟道孔底部进行刻蚀时，该刻蚀保护层能够保护其下方的硬掩膜层，减少沟道孔底部刻蚀过程对硬掩膜层的损耗，如此可以增加后续制程重复循环使用该硬掩膜层形成工艺窗口的次数。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (4)

1.一种沟道孔底部刻蚀方法，其特征在于，包括：
提供衬底，所述衬底上形成有氮化硅层和氧化硅层交替层叠的层叠结构，所述层叠结构的上方形成有硬掩膜层，所述层叠结构内形成有沟道孔，所述沟道孔的底部形成有外延层，在所述外延层之上和所述沟道孔的侧壁上均依次形成有存储单元的电荷捕获层、第一沟道层以及保护性氧化膜；
在所述衬底表面上形成刻蚀保护层，所述刻蚀保护层为高聚物薄膜；所述在所述衬底表面上形成刻蚀保护层，包括：控制形成刻蚀保护层的干法刻蚀工艺条件，使刻蚀硬掩模层的速率小于所述高聚物薄膜沉积速率；形成所述刻蚀保护层的干法刻蚀工艺条件包括：反应温度为40℃，反应气体为C4F8或C4F6；
采用干法刻蚀工艺刻蚀沟道孔底部的电荷捕获层、第一沟道层以及保护性氧化膜，直至露出外延层，所述刻蚀沟道孔底部的电荷捕获层、第一沟道层以及保护性氧化膜的干法刻蚀工艺的刻蚀气体为NF3。
2.根据权利要求1所述的方法，其特征在于，所述形成所述刻蚀保护层的干法刻蚀工艺条件为：反应时间为数分钟。
3.根据权利要求1或2所述的方法，其特征在于，所述刻蚀沟道孔底部的电荷捕获层、沟道层以及保护性氧化膜，直至露出外延层之后，还包括：
在沟道孔内形成第二沟道层，所述第二沟道层填满所述沟道孔。
4.根据权利要求3所述的方法，其特征在于，所述第一沟道层和/或所述第二沟道层为无定型硅。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109887922B (zh) * 2019-03-15 2022-03-22 长江存储科技有限责任公司 三维存储器及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102737984A (zh) * 2012-07-06 2012-10-17 中微半导体设备(上海)有限公司 半导体结构的形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9230980B2 (en) * 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
US9460931B2 (en) * 2013-09-17 2016-10-04 Sandisk Technologies Llc High aspect ratio memory hole channel contact formation
KR102039708B1 (ko) * 2013-11-13 2019-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9887207B2 (en) * 2014-08-18 2018-02-06 Sandisk Technologies Llc Three dimensional NAND device having dummy memory holes and method of making thereof
US9419135B2 (en) * 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof
CN105226066B (zh) * 2015-08-20 2018-05-15 中国科学院微电子研究所 半导体器件制造方法
US9780108B2 (en) * 2015-10-19 2017-10-03 Sandisk Technologies Llc Ultrathin semiconductor channel three-dimensional memory devices
CN106935592A (zh) * 2015-12-31 2017-07-07 中芯国际集成电路制造(上海)有限公司 3d nand闪存的形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102737984A (zh) * 2012-07-06 2012-10-17 中微半导体设备(上海)有限公司 半导体结构的形成方法

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