CN102737984A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供基底，在基底上形成介质层；在介质层上形成第一掩膜层，第一掩膜层具有暴露介质层表面的开口；以第一掩膜层为掩膜，对介质层进行等离子体刻蚀，偏置功率源以脉冲的方式输出偏置功率，当偏置功率源打开时，刻蚀部分介质层，当偏置功率源关闭时，在第一掩膜层表面形成聚合物，重复偏置功率源打开和偏置功率源关闭的过程，直至形成具有凹槽和通孔的双大马士革结构。采用等离子体刻蚀，重复刻蚀步骤和聚合物的形成步骤，使得聚合物能保持一定的厚度，保护第一掩膜层的不会损伤或损伤的速率减小，提高介质层相对于第一掩膜层的刻蚀选择比。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种半导体结构的形成方法。
背景技术
随着集成电路向亚微米尺寸发展，器件的密集程度和工艺的复杂程度不断增加，对工艺过程的严格控制变得更为重要。其中，凹槽用于填充金属以形成金属互连结构，作为有源区与有源区之间，有源区与外界电路之间的连接的通道，由于其在器件结构组成中具有的重要作用，使得凹槽的形成工艺历来为本领域技术人员所重视。
图1~图3为现有凹槽形成过程的结构示意图。
参考图1，提供半导体衬底100，在所述半导体衬底上形成介质层101，所述介质层101为单层结构或多层堆叠结构，例如：所述介质层101为氧化硅层的单层结构；在所述介质层101表面形成掩膜层102，所述掩膜层102具有暴露介质层101表面的开口103，所述掩膜层102的材料为氮化钛。
参考图2，采用等离子体刻蚀工艺，沿开口103刻蚀所述介质层101，形成凹槽104，所述凹槽暴露半导体衬底100的表面，等离子体刻蚀采用的气体为CF4或C4F8。
然而，在实际的生产发现，由于掩膜层102材料会存在一定的应力，因此掩膜层102的厚度较薄（小于100纳米），进行等离子体刻蚀时，氟自由基会腐蚀掩膜层，使掩膜层会变薄或损伤（参考图3），掩膜层的变薄或损伤，会降低介质层相对于掩膜层的刻蚀选择比，会造成刻蚀形成的凹槽的变形或桥接。
更多关于凹槽的形成方法，请参考公开号为US2009/0224405A1的美国专利。
发明内容
本发明解决的问题是提高介质层相对于掩膜层的刻蚀选择比。
为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：
提供基底，在所述基底上形成介质层；在所述介质层上形成第一掩膜层，所述第一掩膜层具有暴露介质层表面的开口；以所述第一掩膜层为掩膜，对所述介质层进行等离子体刻蚀，偏置功率源以脉冲的方式输出偏置功率，当偏置功率源打开时，刻蚀部分所述介质层，当偏置功率源关闭时，在第一掩膜层表面形成聚合物，重复偏置功率源打开和偏置功率源关闭的过程，直至形成具有凹槽和通孔的双大马士革结构。
可选的，所述等离子体刻蚀采用的气体为CF4、C4F8、C4F6、CHF3、CH2F2、CO中的一种或几种。
可选的，所述等离子体刻蚀采用的气体还包括O2和Ar。
可选的，所述等离子体刻蚀的射频功率源功率为0~2000瓦，射频频率为60~120兆赫兹，偏置功率源的功率为100~4000瓦，偏置频率为2~15兆赫兹，刻蚀腔压力为20~200毫托。
可选的，所述偏置功率源输出的一个脉冲周期内，所述偏置功率源打开的时间为第一时间，所述偏置功率源关闭的时间为第二时间，第一时间与第一时间和第二时间之和的比值为第一占空比，等离子体刻蚀过程中，所述第一占空比保持不变。
可选的，所述第一占空比的范围为10%~90%。
可选的，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，所述偏置功率源滞后射频功率源一段时间打开。
可选的，所述偏置功率源滞后打开的时间小于等于所述偏置功率源关闭的第二时间。
可选的，所述射频功率源以脉冲的方式输出射频功率，所述射频功率源输出的一个脉冲周期内，所述射频功率源打开的时间为第三时间，所述射频功率源关闭的时间为第四时间，第三时间与第三时间和第四时间之和的比值为第二占空比，等离子体刻蚀过程中，所述第二占空比保持不变。
可选的，所述射频功率源输出脉冲的频率等于偏置功率源输出脉冲的频率。
可选的，所述射频功率源输出脉冲的频率和偏置功率源输出脉冲的频率小于等于50千赫兹。
可选的，所述偏置功率源输出脉冲的第一占空比小于射频功率源输出脉冲的第二占空比。
可选的，所述第一占空比范围为10%~80%，所述第二占空比范围为30%~90%。
可选的，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，相对应的所述偏置功率源也打开。
可选的，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，所述偏置功率源滞后射频功率源一段时间打开。
可选的，所述偏置功率源滞后打开的时间小于等于所述射频功率源打开的第三时间。
可选的，所述介质层的材料为低K介电材料或超低K介电材料，所述第一掩膜层的材料为氮化钛。
可选的，所述介质层的厚度大于200纳米，所述第一掩膜层的厚度小于60纳米。
可选的，所述双大马士革结构的形成过程为：刻蚀所述第一掩膜层，形成暴露介质层表面的第一子开口；在第一掩膜层上形成光刻胶层，光刻胶层填充满所述第一子开口，图形化所述光刻胶层，形成第二子开口，第二子开口的位置与第一子开口的位置相对应，第二子开口暴露介质层表面，第二子开口的宽度小于第一子开口的宽度；沿第二子开口，采用等离子体刻蚀所述介质层，形成贯穿所述介质层的第一子通孔；去除所述图形化的光刻胶层；沿第二子开口，采用等离子体刻蚀部分所述介质层，形成第一子凹槽，所述第一子通孔和第一子凹槽构成双大马士革结构。
可选的，所述介质层为多层堆叠结构，包括：第一介质层、位于第一介质层表面的第二掩膜层、位于第二掩膜层表面的第二介质层，所述第二掩膜层中具有暴露第一介质层表面的第三子开口，第二介质层填充满所述第三子开口。
可选的，所述第一介质层和第二介质层的材料为低K介电材料、超低K介电材料或氧化硅，所述第二掩膜层的材料为氮化硅、氮氧化硅、碳化硅或碳氮化硅，所述第一掩膜层的材料为光刻胶或无定形碳。
可选的，所述双大马士革结构的形成过程为：以第一掩膜层为掩膜，采用等离子体刻蚀所述第一介质层，形成第二子凹槽，第二子凹槽暴露第二掩膜层表面，第二子凹槽的位置与第三子开口的位置相对应，第一子凹槽的宽度大于第三子开口的宽度；沿第三子开口，采用等离子体刻蚀所述第二介质层，形成贯穿所述第二介质层的第二子通孔，所述第二子凹槽和第二子通孔构成凹槽。
与现有技术相比，本发明技术方案具有以下优点：
等离子体刻蚀时，射频功率源打开电离刻蚀气体，形成等离子体，偏置功率源以脉冲的方式输出偏置功率，当偏置功率源打开时，刻蚀部分所述介质层，当偏置功率源关闭时，在第一掩膜层表面形成聚合物，聚合物在后续刻蚀时，保护第一掩膜层不会受到损伤或者减小第一掩膜层损伤的速率，提高了介质层相对于第一掩膜层的刻蚀选择比。
射频功率源连续的输出射频功率，偏置功率源以脉冲的方式输出脉冲功率，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，相对应的所述偏置功率源滞后射频功率源一段时间打开，即滞后的一段时间内，偏置功率源是关闭的，此时进行聚合物形成步骤；在一段时间后，偏置功率源打开，偏置功率源以正常的脉冲的方式输出偏置功率，在刻蚀步骤开始前，会先进行聚合物形成步骤，在第一掩膜层表面形成聚合物，从而在刻蚀一开始，保护第一掩膜层不会被刻蚀损伤。
进行等离子体刻蚀时，射频功率源和偏置功率源以脉冲的方式输出射频功率和脉冲功率，射频功率源和偏置功率源脉冲的输出频率相等，相位相同，偏置功率源输出脉冲的第一占空比小于射频功率源输出脉冲的第二占空比，刻蚀步骤后部分，射频功率源是打开的，而偏置功率源提前关闭，因此部分聚合物会沉积在掩膜层表面，刻蚀步骤后，射频功率源和偏置功率源均关闭，进行聚合物形成步骤（聚合物进一步的沉积），在第一掩膜层表面形成聚合物，加上刻蚀步骤中形成部分聚合物，使聚合物的厚度更厚，从而更好的保护第一掩膜层不会受到损害或被损害的速率减小，提高介质层相对于第一掩膜层的刻蚀选择比，并且聚合物的形成和刻蚀效果更佳。第一占空比小于第二占空比，所述第一占空比范围为10%~80%，所述第二占空比范围为30%~90%，在提高刻蚀效率同时，又能在第一掩膜层表面形成足够的聚合物。
附图说明
图1~图3为现有凹槽形成过程的结构示意图；
图4为本发明第一实施例半导体结构的形成方法的流程示意图；
图5~图8为本发明第一实施例半导体结构的形成过程的剖面结构示意图；
图9为本发明第一实施例射频功率源输出的射频功率和偏置功率源输出的偏置功率信号图；
图10为本发明第二实施例半导体结构的形成方法的流程示意图；
图11~图14为本发明第二实施例半导体结构的形成过程的剖面结构示意图；
图15为本发明第二实施例射频功率源输出的射频功率和偏置功率源输出的偏置功率信号图；
图16为本发明第三实施例半导体结构的形成方法的流程示意图；
图17~图20为本发明第三实施例半导体结构的形成过程的剖面结构示意图；
图21为本发明第三实施例射频功率源输出的射频功率和偏置功率源输出的偏置功率信号图；
图22为本发明第四实施例半导体结构的形成方法的流程示意图；
图23~图26为本发明第四实施例半导体结构的形成过程的剖面结构示意图；
图27为本发明第四实施例射频功率源输出的射频功率和偏置功率源输出的偏置功率信号图；
具体实施方式
发明人在采用现有的等离子体刻蚀工艺在刻蚀介质层的过程中发现，由于掩膜层材料会存在一定的应力，因此掩膜层的厚度较薄，进行等离子体刻蚀时，氟自由基会腐蚀掩膜层，使掩膜层会变薄或损伤，掩膜层的变薄或损伤，会降低介质层相对于掩膜层的刻蚀选择比，会造成刻蚀形成的凹槽的变形或桥接，后续在凹槽中形成互连结构时，影响器件的稳定性。
为解决上述问题，发明人提出一种半导体结构的形成方法，参考图4，图4为本发明第一实施例半导体结构的形成方法的流程示意图，包括：
步骤S21，提供基底，在所述基底上形成介质层；
步骤S22，在所述介质层上形成第一掩膜层，所述第一掩膜层具有暴露介质层表面的开口；
步骤S23，以所述第一掩膜层为掩膜，对所述介质层进行等离子体刻蚀，射频功率源以连续的方式输出射频功率，偏置功率源以脉冲的方式输出偏置功率，偏置功率源输出脉冲的第一占空比保持不变，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，相对应的所述偏置功率源也打开。
图5~图8为本发明第一实施例半导体结构的形成过程的剖面结构示意图；图9为本发明第一实施例射频功率源输出的射频功率和偏置功率源输出的偏置功率信号图。
参考图5，提供基底200，在所述基底200上形成介质层202；在所述介质层202表面形成第一掩膜层203，所述第一掩膜层203具有暴露介质层202表面的开口205。
所述基底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、氮化镓衬底其中的一种。所述基底200内形成有离子掺杂区、硅通孔等（图中未示出）；所述基底200上还可以形成晶体管、电阻、电容、存储器等半导体器件（图中未示出）。
在本发明的其他实施例中，所述基底200上还形成有一层或多层层间介质层（图中未示出），所述层间介质层的材料为氧化硅、低K介电材料或超低K介电材料，所述介质层中形成有金属互连线、导电插塞等半导体结构。
所述介质层202的材料为低K介电材料或超低K介电材料，所述介质层的厚度大于200纳米，所述第一掩膜层203的材料为氮化钛，后续采用等离子体刻蚀所述介质层202，形成具有凹槽和通孔的双大马士革结构，等离子体刻蚀过程中，会在所述第一掩膜层203表面形成聚合物，保护第一掩膜层203不会被刻蚀，从而提高介质层材料与第一掩膜层材料的刻蚀选择比。由于刻蚀过程中会在第一掩膜层203表面形成聚合物，刻蚀过程中第一掩膜层203的损耗会减小，所述第一掩膜层203的厚度小于60纳米，以减小施加在介质层202上的应力。
所述双大马士革结构的形成过程为：刻蚀所述第一掩膜层，形成暴露介质层表面的第一子开口；在第一掩膜层上形成光刻胶层，光刻胶层填充满所述第一子开口，图形化所述光刻胶层，形成第二子开口，第二子开口的位置与第一子开口的位置相对应，第二子开口暴露介质层表面，第二子开口的宽度小于第一子开口的宽度；沿第二子开口，采用等离子体刻蚀所述介质层，形成贯穿所述介质层的第一子通孔；去除所述图形化的光刻胶层；沿第二子开口，采用等离子体刻蚀部分所述介质层，形成第一子凹槽，所述第一子通孔和第一子凹槽构成双大马士革结构。等离子体刻蚀所述介质层时，会相应的在光刻胶层或第一掩膜层表面形成聚合物，从而提高介质层材料与第一掩膜层材料或光刻胶材料的刻蚀选择比。
由于形成双大马士革结构的工艺流程为公知技术，本发明实施例针对形成双大马士革结构刻蚀工艺提出改善，为了更简便和清晰的阐述本发明的意图，本实施例和后续的实施例以及说明书附图中以在介质层中形成凹槽代替形成双大马士革结构作为示例。
在本发明的其他实施例中，所述介质层为多层堆叠结构，包括：第一介质层、位于第一介质层表面的第二掩膜层、位于第二掩膜层表面的第二介质层，所述第二掩膜层中具有暴露第一介质层表面的第三子开口，第二介质层填充满所述第三子开口。所述第一介质层和第二介质层的材料为低K介电材料、超低K介电材料或氧化硅，所述第二掩膜层的材料为氮化硅、氮氧化硅、碳化硅或碳氮化硅，所述第一掩膜层的材料为光刻胶或无定形碳。后续刻蚀所述堆叠结构，形成双大马士革结构，所述双大马士革结构的形成方法为：以第一掩膜层为掩膜，采用等离子体刻蚀所述第一介质层，形成第二子凹槽，第二子凹槽暴露第二掩膜层表面，第二子凹槽的位置与第三子开口的位置相对应，第一子凹槽的宽度大于第三子开口的宽度；沿第三子开口，采用等离子体刻蚀所述第二介质层，形成贯穿所述第二介质层的第二子通孔，所述第二子凹槽和第二子通孔构成双大马士革结构。等离子体刻蚀所述第一介质层和第二介质层时，会相应的在第一掩膜层和第二掩膜层表面形成聚合物，从而提高第一介质层相对于第一掩膜层的刻蚀选择比，以及第二介质层相对于第一掩膜层和第二掩膜层的刻蚀选择比。
参考图6和图7，以所述第一掩膜层203为掩膜，对所述介质层202进行等离子体刻蚀，射频功率源以连续的方式输出射频功率，偏置功率源以脉冲的方式输出偏置功率，所述等离子体刻蚀包括刻蚀步骤和聚合物形成步骤，当射频功率源打开，偏置功率源也打开时，射频功率电离刻蚀气体，形成等离子体，进行刻蚀步骤，刻蚀部分所述介质层202，形成刻蚀凹槽206，当偏置功率源保持打开，偏置功率源关闭时，进行聚合物形成步骤，在第一掩膜层203表面形成聚合物204。
需要说明的是，本实施例以及后续实施例中进行等离子体刻蚀采用的刻蚀装置可以是电感耦合等离子体刻蚀装置（ICP）也可以是电容耦合等离子体刻蚀装置（CCP），电感耦合等离子体刻蚀装置和电容耦合等离子体刻蚀装置提供的射频功率源频率大于等于27兆赫兹，偏置功率源频率小于等于15兆赫兹。当所述刻蚀装置为电容耦合等离子体刻蚀装置时，射频功率源可以施加在上电极上或者施加在上下电极上，用于产生射频功率，电离刻蚀气体，产生等离子体，并控制等离子体的密度；偏置功率源施加在下电极，用于产生偏置功率，影响鞘层特性（鞘层电压或加速电压），并控制等离子体的能量分布。当所述刻蚀装置为电感耦合等离子体刻蚀装置时，射频功率源可以施加在电感线圈，用于产生射频功率，电离刻蚀气体，产生等离子体，并控制等离子体的密度；偏置功率源施加在下电极，用于产生偏置功率，影响鞘层特性（鞘层电压或加速电压），并控制等离子体的能量分布。
参考图9，图9为本实施例射频功率源输出的射频功率和偏置功率源输出的偏置功率信号图，射频功率源连续的输出射频功率，偏置功率源以脉冲的方式输出脉冲功率，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，相对应的所述偏置功率源也打开，偏置功率源输出的一个脉冲周期C1内，偏置功率源打开的时间为第一时间T1，偏置功率源关闭的时间为第二时间T2，第一时间T1与第一时间T1和第二时间T2之和的比值为第一占空比，偏置功率源输出脉冲的第一占空比保持不变。等离子体刻蚀时，射频功率源持续输出射频功率（一直打开），射频功率电离刻蚀气体，形成等离子体，当偏置功率源打开时（输出偏置功率），进行刻蚀步骤；当偏置功率源关闭时（不输出偏置功率），进行聚合物形成步骤。所述第一占空比为10%~90%，较佳的所述第一占空比为30%~70％，使得刻蚀步骤和聚合物形成步骤保持一定的时间，在进行等离子体刻蚀时，在提高刻蚀效率的同时，在第一掩膜层表面形成足量的聚合物，使得第一掩膜层不会被损伤或被损伤的速率减小，提高介质层相对于第一掩膜层的刻蚀选择比。
继续参考图6和图7，开始进行等离子体刻蚀时，当射频功率源打开，偏置功率源也同时打开时，进行刻蚀步骤，射频功率电离刻蚀气体，激发形成等离子体，刻蚀部分所述介质层202，形成刻蚀凹槽206；当射频功率源保持打开，而偏置功率源关闭时，进行聚合物形成步骤，在第一掩膜层203的表面形成聚合物204，所述聚合物204在下一个刻蚀周期沿刻蚀凹槽206刻蚀介质层202时保护第一掩膜层203不会受到损害或被损害的速率减小，从而提高介质层202相对于第一掩膜层203的刻蚀选择比。在聚合物形成步骤，所述刻蚀凹槽206的侧壁也会形成部分聚合物（图中未示出），在下一个刻蚀周期中，保护刻蚀凹槽206的侧壁不会过刻蚀，使最终形成的凹槽侧壁具有较好的形貌。
所述等离子体刻蚀的射频功率源功率为0~2000瓦，射频频率为60~120兆赫兹，偏置功率源的功率为100~4000瓦，偏置频率为2~15兆赫兹，刻蚀腔压力为20~200毫托，所述偏置功率源打开和关闭的频率小于等于50千赫兹，在进行等离子体刻蚀时，在提高刻蚀效率的同时，在第一掩膜层203表面形成足量的聚合物，使得第一掩膜层203不会被损伤，提高介质层202相对于第一掩膜层203的刻蚀选择比。
所述等离子体刻蚀采用的气体为CF4、C4F8、C4F6、CHF3、CH2F2、CO中的一种或几种，所述刻蚀采用的气体还包括O2和Ar。CF4、C4F8、C4F6用于提供氟碳反应物，CHF3、CH2F2用于提高聚合物的浓度，O2用于控制聚合物的量，Ar用于形成正离子，CO用于控制氟碳的比例，Ar用于提供反应的能量。
本实施例中所述等离子体刻蚀采用的气体为CF4、C4F8、C4F6、CHF3、CH2F2、O2、CO和Ar的混合气体，以保证等离子体刻蚀过程中，在掩膜层203表面形成足够的聚合物。当射频功率源打开，偏置功率源也打开时，CF4、C4F8、C4F6、CHF3、CH2F2等会被射频功率电离生成F自由基、中性的CF2等分子碎片，同时也会生成一些正离子如：CF3 +等，Ar也会失去电子生成Ar+正离子，正离子经过等离子体鞘层（plasma sheath）和偏置功率的加速，会轰击介质层材料，去除部分介质层，同时F自由基也会和介质层材料发生化学反应，去除部分介质层材料；当射频功率源打开，偏置功率源关闭时，刻蚀气体的电离过程一直在进行，电离形成的中性的活性成分如CF2等会复合生成氟碳聚合物，沉积在第一掩膜层203的表面，由于不存在加速电场或加速电场较小，正离子不会轰击形成的聚合物204或轰击力度减小，使形成的聚合物204全部或部分得以保存，后续继续刻蚀时，由于存在一定厚度的聚合物204，从而保护第一掩膜层203不会受到损害或者受损害的速率减小。
参考图8，重复上述刻蚀步骤和聚合物形成步骤，沿刻蚀凹槽203刻蚀所述介质层202，直至形成凹槽。
重复刻蚀步骤和聚合物的形成步骤，使得聚合物204始终能保持一定的厚度，从而在整个刻蚀过程中，保护第一掩膜层203不会受到损伤或者被损伤的速率减小，提高介质层202相对于第一掩膜层203的刻蚀选择比，使得介质层202相对于第一掩膜层203的刻蚀选择比大于15:1。
第二实施例
参考图10，图10为本发明第二实施例半导体结构的形成方法的流程示意图，包括：
步骤S31，提供基底，在所述基底上形成介质层；
步骤S32，在所述介质层上形成第一掩膜层，所述第一掩膜层具有暴露介质层表面的开口；
步骤S33，以所述第一掩膜层为掩膜，对所述介质层进行等离子体刻蚀，射频功率源以连续的方式输出射频功率，偏置功率源以脉冲的方式输出偏置功率，偏置功率源输出脉冲的第一占空比保持不变，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，所述偏置功率源滞后射频功率源一段时间打开。
图11~图14为本发明第二实施例半导体结构的形成过程的剖面结构示意图；图15为本发明第二实施例射频功率源输出的射频功率和偏置功率源输出的偏置功率信号图。
参考图11，提供基底300，在所述基底300上形成介质层302；在所述介质层302表面形成第一掩膜层303，所述第一掩膜层303具有暴露介质层302表面的开口305。
所述基底300为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、氮化镓衬底其中的一种。所述基底300内形成有离子掺杂区、硅通孔等（图中未示出）；所述基底300上还可以形成晶体管、电阻、电容、存储器等半导体器件（图中未示出）。
在本发明的其他实施例中，所述基底300上还形成有一层或多层层间介质层（图中未示出），所述层间介质层的材料为氧化硅、低K介电材料或超低K介电材料，所述介质层中形成有金属互连线、导电插塞等半导体结构。
所述介质层302的材料为低K介电材料或超低K介电材料，所述介质层的厚度大于200纳米，所述第一掩膜层303的材料为氮化钛，后续采用等离子体刻蚀所述介质层302，形成具有凹槽和通孔的双大马士革结构，等离子体刻蚀过程中，会在所述第一掩膜层303表面形成聚合物，保护第一掩膜层303不会被刻蚀，从而提高介质层材料与第一掩膜层材料的刻蚀选择比。由于刻蚀过程中会在第一掩膜层303形成聚合物，刻蚀过程中第一掩膜层303的损耗会减小，所述第一掩膜层303的厚度小于60纳米，以减小施加在介质层302上的应力。
所述双大马士革结构的形成过程为：刻蚀所述第一掩膜层，形成暴露介质层表面的第一子开口；在第一掩膜层上形成光刻胶层，光刻胶层填充满所述第一子开口，图形化所述光刻胶层，形成第二子开口，第二子开口的位置与第一子开口的位置相对应，第二子开口暴露介质层表面，第二子开口的宽度小于第一子开口的宽度；沿第二子开口，采用等离子体刻蚀所述介质层，形成贯穿所述介质层的第一子通孔；去除所述图形化的光刻胶层；沿第二子开口，采用等离子体刻蚀部分所述介质层，形成第一子凹槽，所述第一子通孔和第一子凹槽构成双大马士革结构。等离子体刻蚀所述介质层时，会相应的在光刻胶层或第一掩膜层表面形成聚合物，从而提高介质层材料与第一掩膜层材料或光刻胶材料的刻蚀选择比。
在本发明的其他实施例中，所述介质层为多层堆叠结构，包括：第一介质层、位于第一介质层表面的第二掩膜层、位于第二掩膜层表面的第二介质层，所述第二掩膜层中具有暴露第一介质层表面的第三子开口，第二介质层填充满所述第三子开口。所述第一介质层和第二介质层的材料为低K介电材料、超低K介电材料或氧化硅，所述第二掩膜层的材料为氮化硅、氮氧化硅、碳化硅或碳氮化硅，所述第一掩膜层的材料为光刻胶或无定形碳。后续刻蚀所述堆叠结构，形成双大马士革结构，所述双大马士革结构的形成方法为：以第一掩膜层为掩膜，采用等离子体刻蚀所述第一介质层，形成第二子凹槽，第二子凹槽暴露第二掩膜层表面，第二子凹槽的位置与第三子开口的位置相对应，第一子凹槽的宽度大于第三子开口的宽度；沿第三子开口，采用等离子体刻蚀所述第二介质层，形成贯穿所述第二介质层的第二子通孔，所述第二子凹槽和第二子通孔构成双大马士革结构。等离子体刻蚀所述第一介质层和第二介质层时，会相应的在第一掩膜层和第二掩膜层表面形成聚合物，从而提高第一介质层相对于第一掩膜层的刻蚀选择比，以及第二介质层相对于第一掩膜层和第二掩膜层的刻蚀选择比。
参考图12和图13，以所述第一掩膜层303为掩膜，对所述介质层302进行等离子体刻蚀，射频功率源以连续的方式输出射频功率，偏置功率源以脉冲的方式输出偏置功率，偏置功率源输出脉冲的第一占空比保持不变，所述等离子体刻蚀包括刻蚀步骤和聚合物形成步骤，开始进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，形成等离子体，所述偏置功率源滞后射频功率源一段时间打开，即此时偏置功率源关闭，进行聚合物形成步骤，在第一掩膜层303表面形成聚合物；射频功率源保持打开，接着偏置功率源打开，进行刻蚀步骤，沿开口305刻蚀所述介质层302，形成刻蚀凹槽306。
本实施例中，开始进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，形成等离子体，所述偏置功率源滞后射频功率源一段时间打开，相比于第一实施例，在刻蚀步骤开始前，会先进行聚合物形成步骤，在第一掩膜层303表面形成聚合物，从而在刻蚀一开始，保护第一掩膜层303不会被刻蚀损伤。
参考图15，图15为本实施例射频功率源输出的射频功率和偏置功率源输出的偏置功率信号图，射频功率源连续的输出射频功率，偏置功率源以脉冲的方式输出脉冲功率，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，相对应的所述偏置功率源滞后射频功率源一段时间ΔT1打开，即ΔT1时间内，偏置功率源是关闭的，此时进行聚合物形成步骤；在ΔT1后，偏置功率源打开，偏置功率源以正常的脉冲的方式输出偏置功率，偏置功率源输出的一个脉冲周期C1内，偏置功率源打开的时间为第一时间T1，偏置功率源关闭的时间为第二时间T2，第一时间T1与第一时间T1和第二时间T2之和的比值为第一占空比，偏置功率源输出脉冲的第一占空比保持不变，等离子体刻蚀时，射频功率源持续输出射频功率（一直打开），射频功率电离刻蚀气体，形成等离子体，当偏置功率源打开时（输出偏置功率），进行刻蚀步骤；当偏置功率源关闭时（不输出偏置功率），进行聚合物形成步骤。所述滞后的时间ΔT1小于或等于偏置功率源关闭的第二时间T2，在不影响刻蚀效率的情况下，形成一定厚度的聚合物，所述第一占空比为10%~90％，较佳的所述第一占空比为30%~70%，使得刻蚀步骤和聚合物形成步骤保持一定的时间，在进行等离子体刻蚀时，在提高刻蚀效率的同时，在第一掩膜层表面形成足量的聚合物，使得第一掩膜层不会被损伤或被损伤的速率减小，提高介质层相对于第一掩膜层的刻蚀选择比。
继续参考图12和图13，所述等离子体刻蚀的射频功率源功率为0~2000瓦，射频频率为60~120兆赫兹，偏置功率源的功率为100~4000瓦，偏置频率为2~15兆赫兹，刻蚀腔压力为20~200毫托，所述偏置功率源打开和关闭的频率小于等于50千赫兹，在进行等离子体刻蚀时，在提高刻蚀效率的同时，在第一掩膜层303表面形成足量的聚合物，使得第一掩膜层303不会被损伤，提高介质层302相对于第一掩膜层303的刻蚀选择比。
所述等离子体刻蚀采用的气体为CF4、C4F8、C4F6、CHF3、CH2F2、CO中的一种或几种，所述刻蚀采用的气体还包括O2和Ar。CF4、C4F8、C4F6用于提供氟碳反应物，CHF3、CH2F2用于提高聚合物的浓度，O2用于控制聚合物的量，Ar用于形成正离子，CO用于控制氟碳的比例，Ar用于提供反应的能量。
本实施例中所述等离子体刻蚀采用的气体为CF4、C4F8、C4F6、CHF3、CH2F2、O2、CO和Ar的混合气体，以保证等离子体刻蚀过程中，在掩膜层303表面形成足够的聚合物。当射频功率源打开，偏置功率源也打开时，CF4、C4F8、C4F6、CHF3、CH2F2等会被射频功率解离生成F自由基、中性的CF2等分子碎片，同时也会生成一些正离子如：CF3 +等，Ar也会失去电子生成Ar+正离子，正离子经过等离子体鞘层（plasma sheath）和偏置功率的加速，会轰击介质层材料，去除部分介质层，同时F自由基也会和介质层材料发生化学反应，去除部分介质层材料；当射频功率源打开，偏置功率源关闭时，此时腔室内还存在活性成分，而中性的活性成分如CF2等会复合生成氟碳聚合物，沉积在第一掩膜层303的表面，由于不存在加速电场或加速电场很小，正离子不会轰击形成的聚合物304或轰击力度减小，使形成的聚合物304全部或部分得以保存，后续继续刻蚀时，由于存在一定厚度的聚合物304，从而保护第一掩膜层303不会受到损害或者受损害的速率减小。本实施例中，由于偏置功率源滞后射频功率源一段时间打开，因此在刻蚀步骤开始前，会在第一掩膜层303表面先形成聚合物，从而在刻蚀一开始，保护第一掩膜层303不会被刻蚀损伤。
参考图14，重复上述刻蚀步骤和聚合物形成步骤，沿刻蚀凹槽303刻蚀所述介质层302，直至形成凹槽。
偏置功率源以脉冲的方式输出偏置功率，等离子体刻蚀时，重复刻蚀步骤和聚合物的形成步骤，使得聚合物304始终能保持一定的厚度，从而在整个刻蚀过程中，保护第一掩膜层303不会受到损伤或者被损伤的速率减小，提高介质层302相对于第一掩膜层303的刻蚀选择比，使得介质层302相对于第一掩膜层303的刻蚀选择比大于15:1。
第三实施例
参考图16，图16为本发明第三实施例半导体结构的形成方法的流程示意图，包括：
步骤S41，提供基底，在所述基底上形成介质层；
步骤S42，在所述介质层上形成第一掩膜层，所述第一掩膜层具有暴露介质层表面的开口；
步骤S43，以所述第一掩膜层为掩膜，对所述介质层进行等离子体刻蚀，射频功率源和偏置功率源以脉冲的方式输出射频功率和脉冲功率，射频功率源和偏置功率源脉冲的输出频率相等，偏置功率源输出脉冲的第一占空比小于射频功率源输出脉冲的第二占空比，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，相对应的所述偏置功率源也打开。
图17~图20为本发明第三实施例半导体结构的形成过程的剖面结构示意图；图21为本发明第三实施例射频功率源输出的射频功率和偏置功率源输出的偏置功率信号图。
参考图17，提供基底400，在所述基底400上形成介质层402；在所述介质层402表面形成第一掩膜层403，所述第一掩膜层403具有暴露介质层402表面的开口405。
所述基底400为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、氮化镓衬底其中的一种。所述基底400内形成有离子掺杂区、硅通孔等（图中未示出）；所述基底400上还可以形成晶体管、电阻、电容、存储器等半导体器件（图中未示出）。
在本发明的其他实施例中，所述基底400上还形成有一层或多层层间介质层（图中未示出），所述层间介质层的材料为氧化硅、低K介电材料或超低K介电材料，所述介质层中形成有金属互连线、导电插塞等半导体结构。
所述介质层402的材料为低K介电材料或超低K介电材料，所述介质层的厚度大于200纳米，所述第一掩膜层403的材料为氮化钛，后续采用等离子体刻蚀所述介质层402，形成具有凹槽和通孔的双大马士革结构，等离子体刻蚀过程中，会在所述第一掩膜层403表面形成聚合物，保护第一掩膜层403不会被刻蚀，从而提高介质层材料与第一掩膜层材料的刻蚀选择比。由于刻蚀过程中会在第一掩膜层403形成聚合物，刻蚀过程中第一掩膜层303的损耗会减小，所述第一掩膜层403的厚度小于60纳米，以减小施加在介质层402上的应力。
所述双大马士革结构的形成过程为：刻蚀所述第一掩膜层，形成暴露介质层表面的第一子开口；在第一掩膜层上形成光刻胶层，光刻胶层填充满所述第一子开口，图形化所述光刻胶层，形成第二子开口，第二子开口的位置与第一子开口的位置相对应，第二子开口暴露介质层表面，第二子开口的宽度小于第一子开口的宽度；沿第二子开口，采用等离子体刻蚀所述介质层，形成贯穿所述介质层的第一子通孔；去除所述图形化的光刻胶层；沿第二子开口，采用等离子体刻蚀部分所述介质层，形成第一子凹槽，所述第一子通孔和第一子凹槽构成双大马士革结构。等离子体刻蚀所述介质层时，会相应的在光刻胶层或第一掩膜层表面形成聚合物，从而提高介质层材料与第一掩膜层材料或光刻胶材料的刻蚀选择比。
在本发明的其他实施例中，所述介质层为多层堆叠结构，包括：第一介质层、位于第一介质层表面的第二掩膜层、位于第二掩膜层表面的第二介质层，所述第二掩膜层中具有暴露第一介质层表面的第三子开口，第二介质层填充满所述第三子开口。所述第一介质层和第二介质层的材料为低K介电材料、超低K介电材料或氧化硅，所述第二掩膜层的材料为氮化硅、氮氧化硅、碳化硅或碳氮化硅，所述第一掩膜层的材料为光刻胶或无定形碳。后续刻蚀所述堆叠结构，形成双大马士革结构，所述双大马士革结构的形成方法为：以第一掩膜层为掩膜，采用等离子体刻蚀所述第一介质层，形成第二子凹槽，第二子凹槽暴露第二掩膜层表面，第二子凹槽的位置与第三子开口的位置相对应，第一子凹槽的宽度大于第三子开口的宽度；沿第三子开口，采用等离子体刻蚀所述第二介质层，形成贯穿所述第二介质层的第二子通孔，所述第二子凹槽和第二子通孔构成双大马士革结构。等离子体刻蚀所述第一介质层和第二介质层时，会相应的在第一掩膜层和第二掩膜层表面形成聚合物，从而提高第一介质层相对于第一掩膜层的刻蚀选择比，以及第二介质层相对于第一掩膜层和第二掩膜层的刻蚀选择比。
参考图18和图19，以所述第一掩膜层403为掩膜，对所述介质层402进行等离子体刻蚀，射频功率源和偏置功率源以脉冲的方式输出射频功率和脉冲功率，射频功率源和偏置功率源脉冲的输出频率相等，偏置功率源输出脉冲的第一占空比小于射频功率源输出脉冲的第二占空比，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，相对应的所述偏置功率源也打开。所述等离子体刻蚀包括刻蚀步骤和聚合物形成步骤，开始进行等离子体刻蚀时，进行刻蚀步骤，沿开口405刻蚀所述介质层402，形成刻蚀凹槽406；当射频功率源关闭，偏置功率源也关闭时，在第一掩膜层303表面形成聚合物404，后续继续刻蚀时，保护第一掩膜层303不会受到损伤或减小损伤的速率。
参考图21，图21为本实施例射频功率源输出的射频功率和偏置功率源输出的偏置功率信号图，射频功率源以脉冲的方式的输出射频功率，偏置功率源以脉冲的方式输出脉冲功率，射频功率源和偏置功率源输出脉冲的频率相等，相位相同，偏置功率源输出的一个脉冲周期C1内，偏置功率源打开的时间为第一时间T1，偏置功率源关闭的时间为第二时间T2，第一时间T1与第一时间T1和第二时间T2之和的比值为第一占空比，射频功率源输出的一个脉冲周期C2内，射频功率源打开的时间为第三时间T3，射频功率源关闭的时间为第四时间T4，第三时间T3与第三时间T3和第四时间T4之和的比值为第二占空比，第一占空比小于第二占空比，所述第一占空比范围为10%~80%，所述第二占空比范围为30%~90%，比如：第一占空比为40%，第二占空比为60%，在提高刻蚀效率同时，又能在第一掩膜层表面形成足够的聚合物。
本实施例中，进行等离子体刻蚀时，射频功率源和偏置功率源以脉冲的方式输出射频功率和脉冲功率，射频功率源和偏置功率源脉冲的输出频率相等，相位相同，偏置功率源输出脉冲的第一占空比小于射频功率源输出脉冲的第二占空比，在进行刻蚀步骤后部分，射频功率源是打开的，而偏置功率源提前关闭，因此部分聚合物会沉积在掩膜层表面，刻蚀步骤后，射频功率源和偏置功率源均关闭，进行聚合物形成步骤，在第一掩膜层表面形成聚合物，加上刻蚀步骤中形成部分聚合物，使聚合物的厚度更厚，从而更好的保护第一掩膜层不会受到损害或被损害的速率减小，提高介质层相对于第一掩膜层的刻蚀选择比，并且聚合物的形成和刻蚀效果更佳。
继续参考图18和图19，所述等离子体刻蚀的射频功率源功率为0~2000瓦，射频频率为60~120兆赫兹，偏置功率源的功率为100~4000瓦，偏置频率为2~15兆赫兹，刻蚀腔压力为20~200毫托，所述射频功率源打开和关闭的频率小于等于50千赫兹，在进行等离子体刻蚀时，在提高刻蚀效率的同时，在第一掩膜层403表面形成足量的聚合物，使得第一掩膜层403不会被损伤，提高介质层402相对于第一掩膜层403的刻蚀选择比。
所述等离子体刻蚀采用的气体为CF4、C4F8、C4F6、CHF3、CH2F2、CO中的一种或几种，所述刻蚀采用的气体还包括O2和Ar。CF4、C4F8、C4F6用于提供氟碳反应物，CHF3、CH2F2用于提高聚合物的浓度，O2用于控制聚合物的量，Ar用于形成正离子，CO用于控制氟碳的比例，Ar用于提供反应的能量。
本实施例中所述等离子体刻蚀采用的气体为CF4、C4F8、C4F6、CHF3、CH2F2、O2、CO和Ar的混合气体，以保证等离子体刻蚀过程中，在掩膜层403表面形成足够的聚合物。在刻蚀步骤，当射频功率源打开，偏置功率源也打开时，CF4、C4F8、C4F6、CHF3、CH2F2等会被射频功率解离生成F自由基、中性的CF2等分子碎片，同时也会生成一些正离子如：CF3 +等，Ar也会失去电子生成Ar+正离子，正离子经过等离子体鞘层（plasma sheath）和偏置功率的加速，会轰击介质层材料，去除部分介质层，同时F自由基也会和介质层材料发生化学反应，去除部分介质层材料，在刻蚀步骤的后部分，由于偏置功率源提前关闭，部分聚合物会沉积在第一掩膜层403表面；刻蚀步骤后，进行聚合物形成步骤，射频功率源关闭，偏置功率源也关闭，此时腔室内还存在活性成分，而中性的活性成分如CF2等会复合生成氟碳聚合物，沉积在第一掩膜层403的表面，由于不存在加速电场，正离子不会轰击形成的聚合物，使形成的聚合物全部或部分得以保存，由于刻蚀步骤后部分有部分聚合物已形成在第一掩膜层403表面，加上聚合物形成步骤形成的聚合物，使聚合物404的厚度更厚，后续继续刻蚀时，从而更好的保护第一掩膜层403不会受到损害或者受损害的速率减小。
参考图20，重复上述刻蚀步骤和聚合物形成步骤，沿刻蚀凹槽403刻蚀所述介质层402，直至形成凹槽。
进行等离子体刻蚀时，射频功率源和偏置功率源以脉冲的方式输出射频功率和脉冲功率，射频功率源和偏置功率源脉冲的输出频率相等，相位相同，偏置功率源输出脉冲的第一占空比小于射频功率源输出脉冲的第二占空比，重复刻蚀步骤和聚合物的形成步骤，使得聚合物404始终能保持一定的厚度，从而在整个刻蚀过程中，保护第一掩膜层403不会受到损伤或者被损伤的速率减小，提高介质层402相对于第一掩膜层403的刻蚀选择比，使得介质层402相对于第一掩膜层403的刻蚀选择比大于15:1。
第四实施例
参考图22，图22为本发明第四实施例半导体结构的形成方法的流程示意图，包括：
步骤S51，提供基底，在所述基底上形成介质层；
步骤S52，在所述介质层上形成第一掩膜层，所述第一掩膜层具有暴露介质层表面的开口；
步骤S53，以所述第一掩膜层为掩膜，对所述介质层进行等离子体刻蚀，射频功率源和偏置功率源以脉冲的方式输出射频功率和脉冲功率，射频功率源和偏置功率源脉冲的输出频率相等，偏置功率源输出脉冲的第一占空比小于射频功率源输出脉冲的第二占空比，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，所述偏置功率源滞后射频功率源一段时间打开。
图23~图26为本发明第四实施例半导体结构的形成过程的剖面结构示意图；图27为本发明第四实施例射频功率源输出的射频功率和偏置功率源输出的偏置功率信号图。
参考图23，提供基底500，在所述基底500上形成介质层502；在所述介质层502表面形成第一掩膜层503，所述第一掩膜层503具有暴露介质层502表面的开口505。
所述基底500为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、氮化镓衬底其中的一种。所述基底500内形成有离子掺杂区、硅通孔等（图中未示出）；所述基底500上还可以形成晶体管、电阻、电容、存储器等半导体器件（图中未示出）。
在本发明的其他实施例中，所述基底500上还形成有一层或多层层间介质层（图中未示出），所述层间介质层的材料为氧化硅、低K介电材料或超低K介电材料，所述介质层中形成有金属互连线、导电插塞等半导体结构。
所述介质层502的材料为低K介电材料或超低K介电材料，所述介质层的厚度大于200纳米，所述第一掩膜层503的材料为氮化钛，后续采用等离子体刻蚀所述介质层502，形成具有凹槽和通孔的双大马士革结构，等离子体刻蚀过程中，会在所述第一掩膜层503表面形成聚合物，保护第一掩膜层503不会被刻蚀，从而提高介质层材料与第一掩膜层材料的刻蚀选择比。由于刻蚀过程中会在第一掩膜层503形成聚合物，刻蚀过程中第一掩膜层503的损耗会减小，所述第一掩膜层503的厚度小于60纳米，以减小施加在介质层502上的应力。
所述双大马士革结构的形成过程为：刻蚀所述第一掩膜层，形成暴露介质层表面的第一子开口；在第一掩膜层上形成光刻胶层，光刻胶层填充满所述第一子开口，图形化所述光刻胶层，形成第二子开口，第二子开口的位置与第一子开口的位置相对应，第二子开口暴露介质层表面，第二子开口的宽度小于第一子开口的宽度；沿第二子开口，采用等离子体刻蚀所述介质层，形成贯穿所述介质层的第一子通孔；去除所述图形化的光刻胶层；沿第二子开口，采用等离子体刻蚀部分所述介质层，形成第一子凹槽，所述第一子通孔和第一子凹槽构成双大马士革结构。等离子体刻蚀所述介质层时，会相应的在光刻胶层或第一掩膜层表面形成聚合物，从而提高介质层材料与第一掩膜层材料或光刻胶材料的刻蚀选择比。
在本发明的其他实施例中，所述介质层为多层堆叠结构，包括：第一介质层、位于第一介质层表面的第二掩膜层、位于第二掩膜层表面的第二介质层，所述第二掩膜层中具有暴露第一介质层表面的第三子开口，第二介质层填充满所述第三子开口。所述第一介质层和第二介质层的材料为低K介电材料、超低K介电材料或氧化硅，所述第二掩膜层的材料为氮化硅、氮氧化硅、碳化硅或碳氮化硅，所述第一掩膜层的材料为光刻胶或无定形碳。后续刻蚀所述堆叠结构，形成双大马士革结构，所述双大马士革结构的形成方法为：以第一掩膜层为掩膜，采用等离子体刻蚀所述第一介质层，形成第二子凹槽，第二子凹槽暴露第二掩膜层表面，第二子凹槽的位置与第三子开口的位置相对应，第一子凹槽的宽度大于第三子开口的宽度；沿第三子开口，采用等离子体刻蚀所述第二介质层，形成贯穿所述第二介质层的第二子通孔，所述第二子凹槽和第二子通孔构成双大马士革结构。等离子体刻蚀所述第一介质层和第二介质层时，会相应的在第一掩膜层和第二掩膜层表面形成聚合物，从而提高第一介质层相对于第一掩膜层的刻蚀选择比，以及第二介质层相对于第一掩膜层和第二掩膜层的刻蚀选择比。
参考图24和图25，以所述第一掩膜层503为掩膜，对所述介质层502进行等离子体刻蚀，射频功率源和偏置功率源以脉冲的方式输出射频功率和脉冲功率，射频功率源和偏置功率源脉冲的输出频率相等，偏置功率源输出脉冲的第一占空比小于射频功率源输出脉冲的第二占空比，所述等离子体刻蚀包括刻蚀步骤和聚合物形成步骤，开始进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，形成等离子体，所述偏置功率源滞后射频功率源一段时间打开，即此时偏置功率源关闭，进行聚合物形成步骤，在第一掩膜层503表面形成聚合物；射频功率源保持打开，接着偏置功率源打开，进行刻蚀步骤，沿开口505刻蚀所述介质层502，形成刻蚀凹槽506。
参考图27，图27为本实施例射频功率源输出的射频功率和偏置功率源输出的偏置功率信号图，射频功率源以脉冲的方式的输出射频功率，偏置功率源以脉冲的方式输出脉冲功率，射频功率源和偏置功率源输出脉冲的频率相等，所述偏置功率源滞后射频功率源一段时间打开，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，相对应的所述偏置功率源滞后射频功率源一段时间ΔT2打开，即ΔT2时间内，偏置功率源是关闭的，此时进行聚合物形成步骤；在ΔT2后，偏置功率源打开，偏置功率源以正常的脉冲的方式输出偏置功率。偏置功率源输出的一个脉冲周期C1内，偏置功率源打开的时间为第一时间T1，偏置功率源关闭的时间为第二时间T2，第一时间T1与第一时间T1和第二时间T2之和的比值为第一占空比，射频功率源输出的一个脉冲周期C2内，射频功率源打开的时间为第三时间T3，射频功率源关闭的时间为第四时间T4，第三时间T3与第三时间T3和第四时间T4之和的比值为第二占空比，第一占空比小于第二占空比，所述第一占空比范围为10%~80%，所述第二占空比范围为30%~90%，比如：第一占空比为40%，第二占空比为60%，在提高刻蚀效率同时，又能在第一掩膜层表面形成足够的聚合物。
所述滞后的时间ΔT2小于或等于射频功率源打开的第三时间T3，在不影响刻蚀效率的情况下，形成一定厚度的聚合物，。由于偏置功率源滞后射频功率源一段时间打开，因此在刻蚀步骤开始前，会在第一掩膜层503表面先形成聚合物，从而在刻蚀一开始，保护第一掩膜层503不会被刻蚀损伤。
继续参考图24和图25，所述等离子体刻蚀的射频功率源功率为0~2000瓦，射频频率为60~120兆赫兹，偏置功率源的功率为100~4000瓦，偏置频率为2~15兆赫兹，刻蚀腔压力为20~200毫托，所述射频功率源打开和关闭的频率小于等于50千赫兹，在进行等离子体刻蚀时，在提高刻蚀效率的同时，在第一掩膜层503表面形成足量的聚合物，使得第一掩膜层503不会被损伤，提高介质层502相对于第一掩膜层503的刻蚀选择比。
所述等离子体刻蚀采用的气体为CF4、C4F8、C4F6、CHF3、CH2F2、CO中的一种或几种，所述刻蚀采用的气体还包括O2和Ar。CF4、C4F8、C4F6用于提供氟碳反应物，CHF3、CH2F2用于提高聚合物的浓度，O2用于控制聚合物的量，Ar用于形成正离子，CO用于控制氟碳的比例，Ar用于提供反应的能量。
本实施例中所述等离子体刻蚀采用的气体为CF4、C4F8、C4F6、CHF3、CH2F2、O2、CO和Ar的混合气体，以保证等离子体刻蚀过程中，在掩膜层503表面形成足够的聚合物。当射频功率源打开，偏置功率源也打开时，CF4、C4F8、C4F6、CHF3、CH2F2等会被射频功率解离生成F自由基、中性的CF2等分子碎片，同时也会生成一些正离子如：CF3 +等，Ar也会失去电子生成Ar+正离子，正离子经过等离子体鞘层（plasma sheath）和偏置功率的加速，会轰击介质层材料，去除部分介质层，同时F自由基也会和介质层材料发生化学反应，去除部分介质层材料；射频功率源打开或关闭，偏置功率源关闭时，此时腔室内还存在活性成分，而中性的活性成分如CF2等会复合生成氟碳聚合物，沉积在第一掩膜层503的表面，由于不存在加速电场，正离子不会轰击形成的聚合物，使形成的聚合物全部或部分得以保存，从而的保护第一掩膜层503不会受到损害或者受损害的速率减小。本实施例中，由于偏置功率源滞后射频功率源一段时间打开，因此在刻蚀步骤开始前，会在第一掩膜层503表面先形成聚合物，从而在刻蚀一开始，保护第一掩膜层503不会被刻蚀损伤。
参考图26，重复上述刻蚀步骤和聚合物形成步骤，沿刻蚀凹槽503刻蚀所述介质层502，直至形成凹槽。
进行等离子体刻蚀时，射频功率源和偏置功率源以脉冲的方式输出射频功率和脉冲功率，射频功率源和偏置功率源脉冲的输出频率相等，偏置功率源滞后射频功率源一段时间打开，偏置功率源输出脉冲的第一占空比小于射频功率源输出脉冲的第二占空比，重复刻蚀步骤和聚合物的形成步骤，使得聚合物504始终能保持一定的厚度，从而在整个刻蚀过程中，保护第一掩膜层503不会受到损伤或者被损伤的速率减小，提高介质层502相对于第一掩膜层503的刻蚀选择比，使得介质层502相对于第一掩膜层503的刻蚀选择比大于15:1。
综上，本发明实施例提供的半导体结构的形成方法，等离子体刻蚀时，射频功率源打开电离刻蚀气体，形成等离子体，偏置功率源以脉冲的方式输出偏置功率，当偏置功率源打开时，刻蚀部分所述介质层，当偏置功率源关闭时，在第一掩膜层表面形成聚合物，聚合物在后续刻蚀时，保护第一掩膜层不会受到损伤或者减小第一掩膜层损伤的速率，提高了介质层相对于第一掩膜层的刻蚀选择比。
射频功率源连续的输出射频功率，偏置功率源以脉冲的方式输出脉冲功率，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，相对应的所述偏置功率源滞后射频功率源一段时间打开，即滞后的一段时间内，偏置功率源是关闭的，此时进行聚合物形成步骤；在一段时间后，偏置功率源打开，偏置功率源以正常的脉冲的方式输出偏置功率，在刻蚀步骤开始前，会先进行聚合物形成步骤，在第一掩膜层表面形成聚合物，从而在刻蚀一开始，保护第一掩膜层不会被刻蚀损伤。
进行等离子体刻蚀时，射频功率源和偏置功率源以脉冲的方式输出射频功率和脉冲功率，射频功率源和偏置功率源脉冲的输出频率相等，相位相同，偏置功率源输出脉冲的第一占空比小于射频功率源输出脉冲的第二占空比，在进行刻蚀步骤后部分，射频功率源是打开的，而偏置功率源提前关闭，因此部分聚合物会沉积在掩膜层表面，刻蚀步骤后，射频功率源和偏置功率源均关闭，进行聚合物形成步骤，在第一掩膜层表面形成聚合物，加上刻蚀步骤中形成部分聚合物，使聚合物的厚度更厚，从而更好的保护第一掩膜层不会受到损害或被损害的速率减小，提高介质层相对于第一掩膜层的刻蚀选择比，并且聚合物的形成和刻蚀效果更佳。第一占空比小于第二占空比，所述第一占空比范围为10%~80%，所述第二占空比范围为30%~90%，在提高刻蚀效率同时，又能在第一掩膜层表面形成足够的聚合物。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (22)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，在所述基底上形成介质层；
在所述介质层上形成第一掩膜层，所述第一掩膜层具有暴露介质层表面的开口；
以所述第一掩膜层为掩膜，对所述介质层进行等离子体刻蚀，偏置功率源以脉冲的方式输出偏置功率，当偏置功率源打开时，刻蚀部分所述介质层，当偏置功率源关闭时，在第一掩膜层表面形成聚合物，重复偏置功率源打开和偏置功率源关闭的过程，直至形成具有凹槽和通孔的双大马士革结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述等离子体刻蚀采用的气体为CF4、C4F8、C4F6、CHF3、CH2F2、CO中的一种或几种。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述等离子体刻蚀采用的气体还包括O2和Ar。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述等离子体刻蚀的射频功率源功率为0~2000瓦，射频频率为60~120兆赫兹，偏置功率源的功率为100~4000瓦，偏置频率为2~15兆赫兹，刻蚀腔压力为20~200毫托。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述偏置功率源输出的一个脉冲周期内，所述偏置功率源打开的时间为第一时间，所述偏置功率源关闭的时间为第二时间，第一时间与第一时间和第二时间之和的比值为第一占空比，等离子体刻蚀过程中，所述第一占空比保持不变。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一占空比的范围为10%~90%。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述射频功率源以连续的方式输出射频功率，所述进行等离子体刻蚀时，当射频功率源打 开，电离刻蚀气体，所述偏置功率源滞后射频功率源一段时间打开。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述偏置功率源滞后打开的时间小于等于所述偏置功率源关闭的第二时间。
9.如权利要求5所述的半导体结构的形成方法，其特征在于，所述射频功率源以脉冲的方式输出射频功率，所述射频功率源输出的一个脉冲周期内，所述射频功率源打开的时间为第三时间，所述射频功率源关闭的时间为第四时间，第三时间与第三时间和第四时间之和的比值为第二占空比，等离子体刻蚀过程中，所述第二占空比保持不变。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述射频功率源输出脉冲的频率等于偏置功率源输出脉冲的频率。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述射频功率源输出脉冲的频率和偏置功率源输出脉冲的频率小于等于50千赫兹。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述偏置功率源输出脉冲的第一占空比小于射频功率源输出脉冲的第二占空比。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第一占空比范围为10%~80%，所述第二占空比范围为30%~90%。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，相对应的所述偏置功率源也打开。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，所述进行等离子体刻蚀时，当射频功率源打开，电离刻蚀气体，所述偏置功率源滞后射频功率源一段时间打开。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述偏置功率源滞后打开的时间小于等于所述射频功率源打开的第三时间。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层的 材料为低K介电材料或超低K介电材料，所述第一掩膜层的材料为氮化钛。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述介质层的厚度大于200纳米，所述第一掩膜层的厚度小于60纳米。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述双大马士革结构的形成过程为：刻蚀所述第一掩膜层，形成暴露介质层表面的第一子开口；在第一掩膜层上形成光刻胶层，光刻胶层填充满所述第一子开口，图形化所述光刻胶层，形成第二子开口，第二子开口的位置与第一子开口的位置相对应，第二子开口暴露介质层表面，第二子开口的宽度小于第一子开口的宽度；沿第二子开口，采用等离子体刻蚀所述介质层，形成贯穿所述介质层的第一子通孔；去除所述图形化的光刻胶层；沿第二子开口，采用等离子体刻蚀部分所述介质层，形成第一子凹槽，所述第一子通孔和第一子凹槽构成双大马士革结构。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层为多层堆叠结构，包括：第一介质层、位于第一介质层表面的第二掩膜层、位于第二掩膜层表面的第二介质层，所述第二掩膜层中具有暴露第一介质层表面的第三子开口，第二介质层填充满所述第三子开口。
21.如权利要求20所述的半导体结构的形成方法，其特征在于，所述第一介质层和第二介质层的材料为低K介电材料、超低K介电材料或氧化硅，所述第二掩膜层的材料为氮化硅、氮氧化硅、碳化硅或碳氮化硅，所述第一掩膜层的材料为光刻胶或无定形碳。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，所述双大马士革结构的形成过程为：以第一掩膜层为掩膜，采用等离子体刻蚀所述第一介质层，形成第二子凹槽，第二子凹槽暴露第二掩膜层表面，第二子凹槽的位置与第三子开口的位置相对应，第一子凹槽的宽度大于第三子开口的宽度；沿第三子开口，采用等离子体刻蚀所述第二介质层，形成贯穿所述第二介质 层的第二子通孔，所述第二子凹槽和第二子通孔构成凹槽。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104681406A (zh) * | 2013-11-29 | 2015-06-03 | 中微半导体设备(上海)有限公司 | 等离子体刻蚀方法 |
| CN107507772A (zh) * | 2017-08-31 | 2017-12-22 | 长江存储科技有限责任公司 | 一种沟道孔底部刻蚀方法 |
| CN111952286A (zh) * | 2019-05-16 | 2020-11-17 | 芯恩（青岛）集成电路有限公司 | 一种电容器的制造方法及结构 |
| JP7372482B2 (ja) | 2020-04-17 | 2023-10-31 | ベイジン・ナウラ・マイクロエレクトロニクス・イクイップメント・カンパニー・リミテッド | パターンシート、半導体中間製品及びホールエッチング方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105413A (ja) * | 1988-10-14 | 1990-04-18 | Hitachi Ltd | プラズマエッチング処理方法 |
| US6365504B1 (en) * | 1999-10-15 | 2002-04-02 | Tsmc-Acer Semiconductor Manufacturing Corporation | Self aligned dual damascene method |
| CN1433062A (zh) * | 2002-01-10 | 2003-07-30 | 联华电子股份有限公司 | 在低介电常数材料层中形成开口的方法 |
| US20050130436A1 (en) * | 2003-03-25 | 2005-06-16 | Sumitomo Precision Products Co., Ltd. | Method for etching of a silicon substrate and etching apparatus |
| US20070023394A1 (en) * | 2005-07-27 | 2007-02-01 | Sumitomo Precision Products Co., Ltd. | Etching Method and Etching Apparatus |
| TW201103088A (en) * | 2009-07-01 | 2011-01-16 | Sumitomo Precision Prod Co | Method for manufacturing silicon structure, apparatus for manufacturing the same, and program for manufacturing the same |
| CN101958244A (zh) * | 2009-07-21 | 2011-01-26 | 中微半导体设备(上海)有限公司 | 深反应离子刻蚀方法及其气体流量控制装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060264054A1 (en) * | 2005-04-06 | 2006-11-23 | Gutsche Martin U | Method for etching a trench in a semiconductor substrate |
| US8049327B2 (en) * | 2009-01-05 | 2011-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-silicon via with scalloped sidewalls |
-
2012
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105413A (ja) * | 1988-10-14 | 1990-04-18 | Hitachi Ltd | プラズマエッチング処理方法 |
| US6365504B1 (en) * | 1999-10-15 | 2002-04-02 | Tsmc-Acer Semiconductor Manufacturing Corporation | Self aligned dual damascene method |
| CN1433062A (zh) * | 2002-01-10 | 2003-07-30 | 联华电子股份有限公司 | 在低介电常数材料层中形成开口的方法 |
| US20050130436A1 (en) * | 2003-03-25 | 2005-06-16 | Sumitomo Precision Products Co., Ltd. | Method for etching of a silicon substrate and etching apparatus |
| US20070023394A1 (en) * | 2005-07-27 | 2007-02-01 | Sumitomo Precision Products Co., Ltd. | Etching Method and Etching Apparatus |
| TW201103088A (en) * | 2009-07-01 | 2011-01-16 | Sumitomo Precision Prod Co | Method for manufacturing silicon structure, apparatus for manufacturing the same, and program for manufacturing the same |
| CN101958244A (zh) * | 2009-07-21 | 2011-01-26 | 中微半导体设备(上海)有限公司 | 深反应离子刻蚀方法及其气体流量控制装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104681406A (zh) * | 2013-11-29 | 2015-06-03 | 中微半导体设备(上海)有限公司 | 等离子体刻蚀方法 |
| CN104681406B (zh) * | 2013-11-29 | 2020-03-31 | 中微半导体设备(上海)股份有限公司 | 等离子体刻蚀方法 |
| CN107507772A (zh) * | 2017-08-31 | 2017-12-22 | 长江存储科技有限责任公司 | 一种沟道孔底部刻蚀方法 |
| CN107507772B (zh) * | 2017-08-31 | 2021-03-19 | 长江存储科技有限责任公司 | 一种沟道孔底部刻蚀方法 |
| CN111952286A (zh) * | 2019-05-16 | 2020-11-17 | 芯恩（青岛）集成电路有限公司 | 一种电容器的制造方法及结构 |
| CN111952286B (zh) * | 2019-05-16 | 2022-11-22 | 芯恩（青岛）集成电路有限公司 | 一种电容器的制造方法及结构 |
| JP7372482B2 (ja) | 2020-04-17 | 2023-10-31 | ベイジン・ナウラ・マイクロエレクトロニクス・イクイップメント・カンパニー・リミテッド | パターンシート、半導体中間製品及びホールエッチング方法 |
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