KR20090119228A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 활성 영역에 제1 도전막이 형성되고, 소자 분리 영역에 상기 제1 도전막의 상부 측벽을 노출시키는 소자 분리막이 형성되며, 상기 소자 분리막 및 상기 제1 도전막 상에 유전체막, 캡핑용 도전막 및 유기 반사 방지막이 적층된 반도체 기판이 제공되는 단계, 상기 캡핑용 도전막보다 상기 유기 반사 방지막에 대한 식각 속도 비가 높은 제1 건식 식각 공정으로 셀렉트 라인 내 콘택홀이 형성될 영역의 상기 유기 반사 방지막을 식각하는 단계, 스퍼터링 식각 특성을 갖는 제2 건식 식각 공정으로 노출된 상기 캡핑용 도전막을 식각하는 단계 및 상기 캡핑용 도전막보다 상기 유전체막에 대한 식각 속도 비가 높은 제3 건식 식각 공정으로 노출된 상기 유전체막을 식각하여 상기 캡핑용 도전막 및 상기 유전체막의 내부에 콘택홀을 형성하는 단계를 포함한다.
ONC 식각, 식각 속도 비, 스퍼터링 식각
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 ONC(ONO Contact) 식각에 기인한 반도체 기판의 활성 영역과 컨트롤 게이트 간 쇼트(Short)를 원천적으로 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
플래시 소자 제조 시 셀렉트 라인이 플로팅 게이트가 아닌 트랜지스터로 동작할 수 있도록 하기 위하여 셀렉트 라인 내의 유전체막(예를 들어, 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층막)의 일부분을 식각하는데, 이를 ONO 오픈(Open) 또는 ONC(ONO Contact) 식각 공정이라고 한다.
종래의 기술을 사용하여 ONC 식각을 진행할 경우, 반도체 기판 상에 터널 절연막, 플로팅 게이트용 폴리실리콘막, ONO 유전체막, 캡핑용 폴리실리콘막 및 유기 반사 방지(Organic Bottom Anti Reflective Coating; 이하 'OBARC'라 칭함)막의 적층막을 형성한 후 마스크 패턴을 이용하여 OBARC막, 캡핑용 폴리실리콘막 및 ONO 유전체막을 식각하여 셀렉트 라인이 형성될 영역에 ONC 홀을 형성한다.
그러나, 종래 기술의 경우 OBARC막 식각 시 폴리실리콘에 대한 저 선택비로 인해 하부의 캡핑용 폴리실리콘막의 손실(loss)이 유발될 뿐만 아니라 식각 불균일 에 의해 기판 내 캡핑용 폴리실리콘막의 손실 차이가 발생하게 된다. 이로 인해, 후속한 캡핑용 폴리실리콘막 식각 시 플로팅 게이트용 폴리실리콘막들 사이의 골(골짜기) 지역에서 심한 캡핑용 폴리실리콘막의 손실이 발생하여 최종적으로 ONC 식각 후 골 지역의 취약 부위에서 소자 분리막까지 식각 부위가 확장된다. 이에 따라, 후속으로 컨트롤 게이트용 폴리실리콘막 증착 시 반도체 기판의 활성 영역과 컨트롤 게이트용 폴리실리콘막 간 쇼트(Short)가 발생하여 셀렉트 라인의 트랜지스터의 페일(Fail)이 초래된다.
본 발명은 ONC 식각 시, 캡핑용 도전막보다 유기 반사 방지막에 대해 높은 식각 속도 비를 갖는 유기 반사 방지막 식각 공정, 스퍼터링 식각을 이용한 캡핑용 도전막 식각 공정 및 캡핑용 도전막보다 유전체막에 대해 높은 식각 속도 비를 갖는 유전체막 식각 공정을 적용함으로써, ONC 홀 형성 후 플로팅 게이트용 도전막들 사이의 골(골짜기)에서의 캡핑용 도전막의 손실을 줄여 반도체 기판의 활성 영역과 컨트롤 게이트 간 쇼트(Short)를 원천적으로 차단할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은, 활성 영역에 제1 도전막이 형성되고, 소자 분리 영역에 제1 도전막의 상부 측벽을 노출시키는 소자 분리막이 형성되며, 소자 분리막 및 제1 도전막 상에 유전체막, 캡핑용 도전막 및 유기 반사 방지막이 적층된 반도체 기판이 제공되는 단계, 캡핑용 도전막보다 유기 반사 방지막에 대한 식각 속도 비가 높은 제1 건식 식각 공정으로 셀렉트 라인 내 콘택홀이 형성될 영역의 유기 반사 방지막을 식각하는 단계, 스퍼터링 식각 특성을 갖는 제2 건식 식각 공정으로 노출된 캡핑용 도전막을 식각하는 단계 및 캡핑용 도전막보다 유전체막에 대한 식각 속도 비가 높은 제3 건식 식각 공정으로 노출된 유전체막을 식각하여 캡핑용 도전막 및 유전체막의 내부에 콘택홀을 형성하는 단계를 포함한다.
상기에서, 제1 건식 식각 공정은 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 및 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 진행된다. 제1 건식 식각 공정은 주식각 가스에 HBr, O2, N2, He, Ne 및 Ar 중 적어도 하나 이상의 첨가 가스를 더 포함한다.
제1 건식 식각 공정은 캡핑용 도전막의 손실을 100Å 이내로 조절하고, 반도체 기판 내 캡핑용 도전막의 손실 차이를 50Å 이내로 조절한다. 제1 건식 식각 공정은 유기 반사 방지막 대 캡핑용 도전막의 식각 속도 비를 5:1 내지 50:1로 조절한다.
플라즈마 식각에 의해 유기 반사 방지막의 내부에 형성된 제1 트렌치의 측벽에 식각 잔류물막이 형성되어 콘택홀의 선폭이 식각 잔류물의 폭만큼 제1 트렌치의 폭보다 감소된다.
제2 건식 식각 공정은 챔버의 압력를 감소시키거나 또는 바이어스 파워를 증가시켜 플라즈마 식각 조건을 조절한다. 챔버 압력은 1 내지 50mT로 조절한다. 바이어스 파워는 100 내지 1000W로 조절한다.
제2 건식 식각 공정은 Cl2, HBr 및 HI 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 진행된다. 제2 건식 식각 공정은 주식각 가스에 Xe, Ar, Ne, He, O2 및 N2 중 적어도 하나 이 상의 첨가 가스를 더 포함한다.
제2 건식 식각 공정은 캡핑용 도전막 대 유전체막의 식각 속도 비를 1:1 내지 50:1로 조절한다. 제2 건식 식각 공정은 제1 도전막들 사이의 캡핑용 도전막이 식각되는 깊이를 유전체막의 상부 표면으로부터 500Å 이내로 조절한다.
제3 건식 식각 공정은 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 및 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 진행된다. 제3 건식 식각 공정은 주식각 가스에 Xe, Ar, Ne, He, O2 및 N2 중 적어도 하나 이상의 첨가 가스를 더 포함한다.
제3 건식 식각 공정은 유전체막 대 캡핑용 도전막의 식각 속도 비를 3:1 내지 30:1로 조절한다.
유전체막 식각 후, 제1 도전막, 유전체막 및 캡핑용 도전막의 전체 높이를 반도체 기판의 활성 영역의 표면으로부터 적어도 200Å 이상이 되도록 잔류시킨다.
플라즈마 식각은 용량 결합 플라즈마(Capacitively Coupled Plasma; CCP) 타입, 유도 결합 플라즈마(Inductively Coupled Plasma; ICP) 타입 및 마이크로파 플라즈마(Microwave Plasma) 타입 중 어느 하나를 단독으로 사용하거나 또는 두 가지 이상을 혼합한 플라즈마 식각 장비를 사용한다.
본 발명은 다음과 같은 효과가 있다.
첫째, 캡핑용 도전막보다 유기 반사 방지막에 대한 식각 속도 비가 높은 건식 식각 공정으로 유기 반사 방지막을 식각하여 기판 내 식각 불균일을 해결할 수 있다.
둘째, 스퍼터링 식각이 주도적으로 일어나는 건식 식각 조건을 사용하여 캡핑용 도전막을 식각함으로써, 플로팅 게이트용 도전막들 사이의 골(골짜기)에서의 캡핑용 도전막의 손실을 줄여 캡핑용 도전막의 표면을 거의 평탄화시킬 수 있어 잔류 캡핑용 도전막의 두께를 균일하게 할 수 있다.
셋째, 캡핑용 도전막보다 유전체막에 대한 식각 속도 비가 높은 건식 식각 조건으로 유전체막을 식각함으로써, 더 이상의 캡핑용 도전막의 손실을 방지하여 표면 평탄화 및 반도체 기판의 활성 영역과 컨트롤 게이트 간 쇼트(Short) 방지에 기여할 수 있다.
넷째, 상기한 바에 의해 반도체 기판의 활성 영역과 컨트롤 게이트 간 쇼트를 원천적으로 차단할 수 있게 되며, 이에 따라 셀렉트 라인의 트랜지스터의 페일(Fail)을 방지하여 수율 증대 및 소자 신뢰성을 확보할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서 는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 도시된 레이 아웃이고, 도 2a 내지 도 2d는 도 1의 A-A'로 절취한 상태의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 공정단면도들이며, 도 3a 내지 도 3d는 도 1의 B-B'로 절취한 상태의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 공정단면도들이다.
도 1, 도 2a 및 도 3a를 참조하면, 공지된 플래시 메모리 소자의 제조 방법에 의해 활성 영역에 절연막(102) 및 제1 도전막(104)이 형성되고, 소자 분리 영역의 트렌치(106)가 형성된 영역에 소자 분리막(108)이 형성되며, 소자 분리막(108) 및 제1 도전막(104) 상에 유전체막(110), 캡핑용 도전막(112) 및 유기 반사 방지(Organic Bottom Anti Reflective Coating; 이하 'OBARC'라 칭함)막(114)의 적층막이 형성된 반도체 기판(100)이 제공된다. 여기서, 절연막(102)은 플래시 메모리 소자의 터널 절연막으로 사용하기 위한 것으로 실리콘 산화막(SiO2)으로 형성될 수 있으며, 이 경우 산화(oxidation) 공정으로 형성될 수 있다. 디램(DRAM) 제조 공정에서는 절연막(102)은 게이트 절연막으로 형성된다. 제1 도전막(104)은 NAND 플래시 메모리 소자의 플로팅 게이트(Folating Gate), 디램(DRAM) 제조 공정에서는 게이트 전극으로 사용하기 위한 것으로, 폴리실리콘으로 형성할 수 있다. 제1 도전막(104)은 NAND 플래시 메모리 소자의 셀렉트 라인이 형성될 영역(C)에서는 게이트 전극으로 사용된다. 제1 도전막(104)은 소자 분리막(108)과 나란한 방향(예를 들어, 비트라인 방향)으로 패터닝되어 형성된다. 트렌치(106)는 반도체 기판(100) 상에 절연막(102), 제1 도전막(104) 및 소자 분리 마스크(미도시)를 순차적으로 형성한 후 마스크(미도시)를 이용하여 소자 분리 영역의 소자 분리 마스크, 제1 도전막(104), 절연막(102) 및 반도체 기판(100)을 일정 깊이 식각하여 형성한다. 이처럼, 트렌치(106)는 SA-STI(Self Align-Shallow Trench Isolation; SA-STI) 공정에 의해 형성될 수 있다.
소자 분리막(108)은 산화물 계열의 물질로 형성되며, 트렌치(106)가 채워지도록 트렌치(106)를 포함한 소자 분리 마스크 상에 절연막이 증착된 후 평탄화된 다음 유효 산화막 높이(Effective Field oxide Height; EFH)를 조절하여 형성된다. 평탄화 공정은 소자 분리 마스크의 소자 분리용 질화막을 연마 정지막으로 사용하는 화학적 기계적 연마 공정(Chemical Mechanical Polishing; CMP)으로 실시되는 것이 바람직하다. 소자 분리막(108)은 싸이클링(Cycling) 특성을 고려하여 반도체 기판(100)의 활성 영역의 상부보다 소자 분리막(108)의 상부가 낮아지지 않도록 형성된다. 즉, 소자 분리막(108)은 제1 도전막(104)의 상부 측벽을 노출시키도록 형성된다. 소자 분리막(108)이 형성된 후 잔류된 소자 분리용 질화막은 제거된다. 한편, 평탄화 후 잔류된 소자 분리용 질화막이 먼저 제거된 후 EFH 조절 공정이 실시될 수도 있다.
유전체막(110)은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층막으로 형성될 수 있다. 캡핑용 도전막(112)은 유전체막(110)과 식각 선택비가 다른 물질로 형성하되 컨트롤 게이트로 사용될 수 있도록 폴리실리콘으로 형성될 수 있다.
이후, OBARC막(114) 상에는 소자 분리막(108)과 교차하여 셀렉트 라인들이 형성될 영역(C)의 ONC 홀(124)들이 형성될 영역을 노출시키는 감광막 패턴(116)이 형성된다. 감광막 패턴(116)은 OBARC막(114) 상에 포토레지스트를 도포한 후 노광 및 현상으로 패터닝되어 형성될 수 있다.
도 1, 도 2b 및 도 3b를 참조하면, 감광막 패턴(116)을 마스크로 이용하여 셀렉트 라인들이 형성될 영역(C)의 ONC 홀(124)들이 형성될 영역에 대응되는 노출된 OBARC막(114)을 식각한다. 식각 공정은 건식 식각(Dry Etch) 공정으로 실시한다. OBARC막(114)을 건식 식각 공정으로 식각하기 위해서는 하부에 형성된 캡핑용 도전막(112)의 손실(loss)을 최소화하기 위하여 캡핑용 도전막(112)보다 OBARC막(114)에 대한 식각 속도 비가 아주 높아야 한다. 또한, 이후에 형성될 ONC 홀의 선폭(Critical Dimension; CD) 감소를 구현할 수 있어야 한다.
이를 만족시키기 위하여, OBARC막(114) 식각을 위한 건식 식각 공정은 CF4, C2F6, C3F8, C4F8, C5F8, C4F6, C6F6 등의 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 및 CHF3, CH2F2, CH3F, CH4와 같은 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 진행한다. 플라즈마 식각 시 플라즈마 식각 장비는 용량 결합 플라즈마(Capacitively Coupled Plasma; CCP) 타입, 유도 결합 플라즈마(Inductively Coupled Plasma; ICP) 타입 및 마이크로파 플라즈마(Microwave Plasma) 타입 중 어느 하나를 단독으로 사용하거나 또는 두 가지 이상을 혼합해서 사용한다.
식각 정지나 식각 속도 또는 플라즈마 균일도를 조절하기 위하여 주식각 가스에는 HBr, O2, N2, He, Ne 및 Ar 중 적어도 하나 이상의 첨가 가스를 더 첨가해서 사용할 수 있다. 또한, OBARC막(114) 식각 시 과식각(Overetch)을 진행하더라도 목표 식각 두께는 캡핑용 도전막(112)의 손실을 100Å 이내로 조절하는 범위에서 설정하고, 반도체 기판(100) 내의 캡핑용 도전막(112)의 손실 차이를 50Å 이내로 조절한다. 더 나아가, OBARC막(114) 식각 시 OBARC막(114) 대 캡핑용 도전막(112)의 식각 속도 비를 5:1 내지 50:1로 조절한다.
그 결과, OBARC막(114) 식각 시 캡핑용 도전막(112)의 손실은 억제시키면서 OBARC막(112)을 완전히 제거하여 반도체 기판(100) 내 잔류하는 캡핑용 도전막(112)의 두께를 균일하게 유지시킬 수 있다. 이에 따라, 반도체 기판(100) 내 식각 불균일을 해결할 수 있다. 그리고, OBARC막(114)의 식각 공정에 의해 OBARC막(114) 내부에는 제1 트렌치(118)가 형성된다.
상기한 방법에 의해 OBARC막(114)을 식각할 경우에는 식각 과정에서 발생된 잔류물이 잘 제거되지 않도록 함에 따라 제1 트렌치(118)의 측벽 및 감광막 패턴(116)의 측벽에 스페이서 형태의 식각 잔류물막(120)이 형성된다. 일반적으로, 식각 잔류물막(120)은 폴리머로 형성될 수 있다. 식각 잔류물막(120)은 감광막 패턴(116)의 측벽보다 제1 트렌치(118)의 측벽에서 보다 두껍게 형성된다. 즉, 식각 잔류물막(120)은 양의 경사를 갖는다. 이에 따라, 식각 잔류물막(120)에 의해 제1 트렌치(118)의 폭보다 작은 폭으로 캡핑용 도전막(112)이 노출된다. 이처럼, 식각 잔류물막(120)은 이후에 형성될 ONC 홀(124)의 CD를 감소시키는 역할을 한다. 식각 과정에서 감광막 패턴(116)의 일부도 함께 식각되어 감광막 패턴(116)의 두께가 일부 감소된다.
도 1, 도 2c 및 도 3c를 참조하면, 감광막 패턴(116) 및 식각 잔류물막(120)을 마스크로 이용하여 노출된 캡핑용 도전막(112)을 식각한다. 식각 공정은 건식 식각 공정으로 실시한다. 캡핑용 도전막(112)을 건식 식각 공정으로 식각하는 경우 제1 도전막(104)들 사이의 골 지역에서의 캡핑용 도전막(112)이 거의 식각되지 않도록 하여 골 지역의 식각 표면이 거의 평탄화될 수 있도록 한다.
이를 만족시키기 위하여, 캡핑용 도전막(112) 식각을 위한 건식 식각 공정은 화학적 식각(Chemical Etch)에 비해 스퍼터링 식각(Sputtering Etch)이 주도적으로 일어날 수 있도록 한다. 화학적 식각은 화학적인 반응을 이용하여 식각 대상막을 식각하는 방법으로서, 이종(異種)물질 간 식각 속도 차이가 높아 일부층은 식각이 빨리되고, 일부층은 식각이 않되어 잔류층의 식각 균일도가 나쁘다는 단점이 있다. 이에 반해, 스퍼터링 식각은 식각 대상막에 입자를 충돌시켜 식각 대상막을 식각하는 물리적인(Physical) 방법으로서 이종물질 간 식각 속도 차이가 낮아 잔류층의 평탄화 측면에서 화학적 식각에 비해 유리하다는 장점을 갖는다.
캡핑용 도전막(112) 식각을 위한 건식 식각 공정 시 스퍼터링 식각이 주도적으로 일어나게 하기 위해서는 챔버의 압력를 감소시키거나 또는 바이어스 파 워(Bias Power)를 증가시키는 등의 플라즈마 식각 조건을 조절하여 달성한다. 이는 챔버 압력을 감소시키면 반응 챔버 내 입자 종(particle species)의 수가 작아져 이온(ion)이 충돌하는 횟수가 적어짐에 따라 에너지를 잃을 확률이 낮아지고, 바이어스 파워를 증가시키면 이온 에너지가 증가하기 때문이다.
바람직하게, 캡핑용 도전막(112) 식각 시 챔버 압력을 1 내지 50mT로 조절하거나 바이어스 파워를 100 내지 1000W로 조절하여 실시한다.
또한, 캡핑용 도전막(112) 식각을 위한 건식 식각 공정은 Cl2, HBr, HI 등의 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 진행한다. 스퍼터링 특성을 강화하거나 식각 속도 및 플라즈마 균일도를 조절하기 위하여 주식각 가스에는 Xe, Ar, Ne, He, O2 및 N2 중 적어도 하나 이상의 첨가 가스를 더 첨가해서 사용할 수 있다. 플라즈마 식각 시 플라즈마 식각 장비는 CCP 타입, ICP 타입 및 마이크로파 플라즈마 타입 중 어느 하나를 단독으로 사용하거나 또는 두 가지 이상을 혼합해서 사용한다.
더 나아가, 캡핑용 도전막(112) 식각 시 캡핑용 도전막(112) 대 유전체막(110)의 식각 속도 비를 1:1 내지 50:1로 조절하며, 제1 도전막(104)들 사이의 캡핑용 도전막(112)이 식각되는 깊이를 유전체막(110)의 상부 표면으로부터 500Å 이내로 조절한다.
상기한 바와 같이, 스퍼터링 식각이 주도적으로 일어나는 식각 조건을 사용하여 캡핑용 도전막(112)을 식각함으로써, 제1 도전막(104)들 사이의 골에서의 캡 핑용 도전막(112)의 손실을 줄여 캡핑용 도전막(112)의 표면을 거의 평탄화시킬 수 있어 잔류하는 캡핑용 도전막(112)의 두께를 균일하게 할 수 있다. 그리고, 캡핑용 도전막(110)의 식각 공정에 의해 캡핑용 도전막(110) 내부에는 제1 트렌치(118)보다 작은 폭의 제2 트렌치(122)가 형성된다.
도 1, 도 2d 및 도 3d를 참조하면, 감광막 패턴(116) 및 식각 잔류물막(120)을 마스크로 이용하여 노출된 유전체막(110)을 식각한다. 식각 공정은 건식 식각 공정으로 실시한다. 유전체막(110)을 건식 식각 공정으로 식각하기 위해서는 캡핑용 도전막(112)의 손실(loss)을 최소화하기 위하여 캡핑용 도전막(112)보다 유전체막(110)에 대한 식각 속도 비가 아주 높아야 한다.
이를 만족시키기 위하여, 유전체막(110) 식각을 위한 건식 식각 공정은 CF4, C2F6, C3F8, C4F8, C5F8, C4F6, C6F6 등의 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 및 CHF3, CH2F2, CH3F, CH4와 같은 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 진행한다. 플라즈마 식각 시 플라즈마 식각 장비는 CCP 타입, ICP 타입 및 마이크로파 플라즈마 타입 중 어느 하나를 단독으로 사용하거나 또는 두 가지 이상을 혼합해서 사용한다. 식각 정지나 식각 속도 또는 플라즈마 균일도를 조절하기 위하여 주식각 가스에는 HBr, O2, N2, He, Ne 및 Ar 중 적어도 하나 이상의 첨가 가스를 더 첨가해서 사용할 수 있다.
또한, 유전체막(110) 대 캡핑용 도전막(112)의 식각 속도 비를 3:1 내지 30:1로 조절한다. 더 나아가, 유전체막(110) 식각 시 유전체막(110) 식각 후에 잔류하는 제1 도전막(104), 유전체막(110) 및 캡핑용 도전막(112)의 높이를 합한 전체 높이가 반도체 기판(100)의 활성 영역을 표면을 기준으로 적어도 200Å 이상이 되도록 목표 식각 두께를 설정한다.
이후, 감광막 패턴(116), 식각 잔류물막(120) 및 OBARC막(114)을 제거한다.
그 결과, 유전체막(110) 식각 시 더 이상의 캡핑용 도전막(112)의 손실이 방지되어 잔류된 캡핑용 도전막(112)의 표면이 거의 평탄화된다. 그리고, 유전체막(110)의 식각 공정에 의해 캡핑용 도전막(112) 및 유전체막(110)의 내부에는 제2 트렌치(122)의 폭과 동일한 폭을 가지는 콘택홀(124)이 형성된다. 이러한 콘택홀(124)은 ONC 홀로 일컬어진다.
본 발명의 일 실시예에 따르면, 제1 도전막(104)들 사이의 골 지역에서의 캡핑용 도전막(112)의 손실 방지 뿐만 아니라 골 지역에서의 유전체막(110), 소자 분리막(108)의 손실을 방지하여 반도체 기판(100)의 활성 영역과 이후에 형성될 컨트롤 게이트 간 쇼트(Short)를 원천적으로 차단할 수 있게 된다. 이에 따라, 셀렉트 라인의 트랜지스터의 페일(Fail)을 방지하여 수율 증대 및 소자 신뢰성을 확보할 수 있다.
도시하지는 않았으나, 후속으로 ONC 홀(124)을 포함한 전체 구조 상부에 제2 도전막(미도시)을 형성한다. 제2 도전막은 플래시 메모리 소자의 컨트롤 게이트로 사용하기 위한 것으로, 폴리실리콘막, 금속층 또는 이들의 적층막으로 형성될 수 있다. 이후, 통상적인 게이트 식각 공정으로 제2 도전막, 캡핑용 도전막(112), 유 전체막(110) 및 제1 도전막(104)을 소자 분리막(108)과 교차하는 방향으로 패터닝한다. 이로써, 제1 도전막(104)으로 이루어지는 플로팅 게이트, 캡핑용 도전막(112) 및 제2 도전막으로 이루어지는 컨트롤 게이트가 형성되고, 절연막(102), 플로팅 게이트, 유전체막 및 컨트롤 게이트를 포함하는 게이트 패턴이 형성된다. 게이트 패턴 중 셀렉트 라인은 ONC 홀(124)을 통해 플로팅 게이트와 컨트롤 게이트가 연결되어 형성된다.
본 발명에서는 설명의 편의를 위하여, 플래시 메모리 소자의 셀렉트 라인이 형성될 영역에 ONC 홀을 형성하는 것에 한정하여 설명하였으나, 이에 한정되는 것은 아니며 유사한 구조를 갖는 모든 반도체 제조에 적용 가능하다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 도시된 레이 아웃이다.
도 2a 내지 도 2d는 도 1의 A-A'로 절취한 상태의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 공정단면도들이다.
도 3a 내지 도 3d는 도 1의 B-B'로 절취한 상태의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 공정단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 절연막
104 : 제1 도전막 106 : 트렌치
108 : 소자 분리막 110 : 유전체막
112 : 캡핑용 도전막 114 : 유기 반사 방지막
116 : 감광막 패턴 118 : 제1 트렌치
120 : 식각 잔류물막 122 : 제2 트렌치
124 : ONC 홀
Claims (18)
- 활성 영역에 제1 도전막이 형성되고, 소자 분리 영역에 상기 제1 도전막의 상부 측벽을 노출시키는 소자 분리막이 형성되며, 상기 소자 분리막 및 상기 제1 도전막 상에 유전체막, 캡핑용 도전막 및 유기 반사 방지막이 적층된 반도체 기판이 제공되는 단계;상기 캡핑용 도전막보다 상기 유기 반사 방지막에 대한 식각 속도 비가 높은 제1 건식 식각 공정으로 셀렉트 라인 내 콘택홀이 형성될 영역의 상기 유기 반사 방지막을 식각하는 단계;스퍼터링 식각 특성을 갖는 제2 건식 식각 공정으로 노출된 상기 캡핑용 도전막을 식각하는 단계; 및상기 캡핑용 도전막보다 상기 유전체막에 대한 식각 속도 비가 높은 제3 건식 식각 공정으로 노출된 상기 유전체막을 식각하여 상기 캡핑용 도전막 및 상기 유전체막의 내부에 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 건식 식각 공정은 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 및 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 진행되는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제1 건식 식각 공정은 상기 주식각 가스에 HBr, O2, N2, He, Ne 및 Ar 중 적어도 하나 이상의 첨가 가스를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 건식 식각 공정은 상기 캡핑용 도전막의 손실을 100Å 이내로 조절하고, 상기 반도체 기판 내 상기 캡핑용 도전막의 손실 차이를 50Å 이내로 조절하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 건식 식각 공정은 상기 유기 반사 방지막 대 상기 캡핑용 도전막의 식각 속도 비를 5:1 내지 50:1로 조절하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 플라즈마 식각에 의해 상기 유기 반사 방지막의 내부에 형성된 제1 트렌치의 측벽에 식각 잔류물막이 형성되어 상기 콘택홀의 선폭이 상기 식각 잔류물의 폭만큼 상기 제1 트렌치의 폭보다 감소되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 건식 식각 공정은 챔버의 압력를 감소시키거나 또는 바이어스 파워를 증가시켜 플라즈마 식각 조건을 조절하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 챔버 압력은 1 내지 50mT로 조절하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 바이어스 파워는 100 내지 1000W로 조절하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 건식 식각 공정은 Cl2, HBr 및 HI 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 진행되는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 제2 건식 식각 공정은 상기 주식각 가스에 Xe, Ar, Ne, He, O2 및 N2 중 적어도 하나 이상의 첨가 가스를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 건식 식각 공정은 상기 캡핑용 도전막 대 상기 유전체막의 식각 속도 비를 1:1 내지 50:1로 조절하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 건식 식각 공정은 상기 제1 도전막들 사이의 상기 캡핑용 도전막이 식각되는 깊이를 상기 유전체막의 상부 표면으로부터 500Å 이내로 조절하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제3 건식 식각 공정은 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 및 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 진행되는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 제3 건식 식각 공정은 상기 주식각 가스에 Xe, Ar, Ne, He, O2 및 N2 중 적어도 하나 이상의 첨가 가스를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제3 건식 식각 공정은 상기 유전체막 대 상기 캡핑용 도전막의 식각 속도 비를 3:1 내지 30:1로 조절하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 유전체막 식각 후,상기 제1 도전막, 상기 유전체막 및 상기 캡핑용 도전막의 전체 높이를 상기 반도체 기판의 활성 영역의 표면으로부터 적어도 200Å 이상이 되도록 잔류시키는 반도체 소자의 제조 방법.
- 제 1 항, 제 10 항 및 제 14 항 중 어느 한 항에 있어서,상기 플라즈마 식각은 용량 결합 플라즈마 타입, 유도 결합 플라즈마 타입 및 마이크로파 플라즈마 타입 중 어느 하나를 단독으로 사용하거나 또는 두 가지 이상을 혼합한 플라즈마 식각 장비를 사용하는 반도체 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |