KR20090119229A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 절연막, 폴리실리콘막 및 금속층의 적층막이 형성된 반도체 기판이 제공되는 단계, 상기 금속층을 패터닝하여 금속층 패턴을 형성하는 단계, 상기 금속층 패턴의 측벽에 부착된 폴리머를 제거하는 단계 및 상기 폴리머가 제거된 금속층 패턴 하부의 상기 폴리실리콘막을 패터닝하여 폴리실리콘막 패턴 형성을 통해 게이트를 형성하는 단계를 포함한다.
텅스텐 게이트, 게이트 식각, 수직한 프로파일, 플라즈마 클리닝 식각
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 수직한 프로파일(Vertical Profile)의 게이트 패턴을 형성하여 높은 커플링 비(Coupling Ratio)를 확보할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 반도체 소자의 제조 공정에 있어서 게이트 패턴의 종횡비(Aspect Ratio)가 증가하여 미세한 게이트 패턴 형성 시 수직한 프로파일(Vertical Profile)의 형성이 어려워지고 있다. NAND 플래시 소자의 경우 게이트 프로파일은 게이트의 동작에 있어서 커플링 비(Coupling Ratio)에 의해 프로그램(Program)과 소거(Erase)에 영향을 미치므로, 소자의 특성을 확보하기 위해 수직한 프로파일을 갖는 게이트 패턴의 형성은 매우 중요하다. NAND 플래시 소자의 경우 소자가 고집적화될수록 컨트롤 게이트의 선폭(Critical Dimension; CD)과 플로팅 게이트의 CD의 차이가 점점 줄어들어야 일정 이상의 원하는 커플링 비 확보가 가능하다.
최근에는 NAND 플래시 소자의 저항을 낮추기 위해 폴리실리콘막 상에 텅스텐막(W) 또는 텅스텐 실리사이드막(WSi)을 적층시켜 컨트롤 게이트를 형성하고 있다. 하지만, 텅스텐막이나 텅스텐 실리사이드막의 식각 공정은 화학적 식각(Chemical Etch) 특성이 강하기 때문에, 식각 과정에서 도 1에서와 같이 텅스텐막 패턴(또는 텅스텐 실리사이드막 패턴)(12)의 하부에 형성된 폴리실리콘막(11)이 이방성 식각(Anisotropic Etch)되는 현상이 발생한다.
상술한 문제를 해결하기 위해, 컨트롤 게이트용 텅스텐막이나 텅스텐 실리사이드막 식각 시 폴리머(polymer)를 많이 발생시켜 일부 패터닝된 컨트롤 게이트용 폴리실리콘막의 측벽을 보호해주는 식각 가스, 예를 들어 HBr/N2/Cl2를 조합한 혼합 가스를 사용하였다. 이 경우, 도 2에서처럼 패터닝된 컨트롤 게이트용 폴리실리콘막(11)의 측벽 뿐만 아니라 텅스텐막 패턴(또는 텅스텐 실리사이드막 ㅍ패턴)(12)의 측벽에도 폴리머(13)가 부착된다. 하지만, 텅스텐막 패턴(또는 텅스텐 실리사이드막 패턴)(12)의 측벽에 부착된 폴리머(13)는 후속의 컨트롤 게이트용 폴리실리콘막(11) 식각 시 수직한 프로파일의 형성을 방해한다. 이에 따라, 최종적으로 형성되는 게이트 패턴을 경사진 프로파일을 갖도록 한다.
종래의 소자는 게이트 패턴이 경사진 형태로 식각되어도 커플링 비를 만족시킬 수 있었지만, 더욱더 고집적화된 소자의 미세한 게이트 공정에서는 경사진 게이트 패턴으로는 원하는 커플링 비를 만족시킬 수 없기 때문에 컨트롤 게이트용 폴리실리콘막 식각 전 텅스텐막 패턴(또는 텅스텐 실리사이드막 패턴)(12)의 측벽에 부착된 폴리머의 양 조절이 요구된다.
본 발명은 컨트롤 게이트용 금속층 식각 공정과 컨트롤 게이트용 폴리실리콘막 식각 공정 사이에 플라즈마 클리닝 식각(Plasma Cleaning Etch) 공정을 진행하여 컨트롤 게이트용 금속층 패턴의 측벽에 부착된 폴리머를 제거함으로써, 최종적으로 수직한 프로파일(Vertical Profile)의 게이트 패턴을 형성하여 높은 커플링 비(Coupling Ratio)를 확보할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 게이트 절연막, 폴리실리콘막 및 금속층의 적층막이 형성된 반도체 기판이 제공되는 단계, 금속층을 패터닝하여 금속층 패턴을 형성하는 단계, 금속층 패턴의 측벽에 부착된 폴리머를 제거하는 단계 및 폴리머가 제거된 금속층 패턴 하부의 폴리실리콘막을 패터닝하여 폴리실리콘막 패턴 형성을 통해 게이트를 형성하는 단계를 포함한다.
상기에서, 금속층은 텅스텐(W) 또는 텅스텐 실리사이드(WSi)로 형성된다.
금속층 패터닝 시, 폴리실리콘막의 일부를 식각한다.
금속층은 HBr 가스에 N2 및 Cl2 가스를 첨가한 혼합 가스 또는 HBr 가스에 O2 가스를 첨가한 혼합 가스의 플라즈마를 이용한 식각으로 패터닝된다. 금속층은 단일 식각 단계 또는 주식각(main etch) 단계 및 과식각(over etch) 단계의 2단계 플 라즈마 식각 공정을 거쳐 패터닝된다.
폴리머는 플라즈마 클리닝 식각(Plasma Cleaning Etch) 공정으로 제거된다.
폴리실리콘막은 HBr 가스에 O2 가스를 첨가한 혼합 가스의 플라즈마를 이용한 식각 공정으로 패터닝된다. 폴리실리콘막은 주식각(main etch) 단계 및 과식각(over etch) 단계의 2단계 플라즈마 식각 공정을 거쳐 패터닝된다.
금속층 패턴과 폴리실리콘막 패턴은 동일한 선폭을 갖는다.
게이트 절연막과 폴리실리콘막 사이에는 도전막 및 유전체막의 적층막이 더 형성된다.
폴리실리콘막 패터닝 후, 유전체막을 패터닝하는 단계 및 도전막을 패터닝하여 도전막 패턴 형성을 통해 게이트를 형성하는 단계를 더 포함한다.
유전체막 패터닝 시, 도전막의 일부를 식각한다.
유전체막은 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 및 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 패터닝된다. 주식각 가스에 HBr, O2, N2, He, Ne 및 Ar 중 적어도 하나 이상의 첨가 가스가 더 포함된다.
유전체막을 패터닝하는 단계와 도전막을 패터닝하는 단계 사이에 일부 패터닝된 도전막의 측벽을 보상하기 위하여 플라즈마 클리닝 식각 공정을 실시하는 단계를 더 포함한다.
플라즈마 클리닝 식각 공정은 O2 가스의 플라즈마를 이용한다.
플라즈마 클리닝 식각 공정은 바이어스 파워를 인가하지 않거나 또는 O보다 크고, 10W이하인 범위 내에서 조절하고, 소스 파워를 100 내지 200W의 범위 내에서 조절한다.
일부 패터닝된 도전막의 측벽을 보상하기 위한 플라즈마 클리닝 식각 공정에 의해 폴리실리콘막 패턴과 도전막 패턴이 동일한 선폭을 갖는다.
본 발명은 컨트롤 게이트용 금속층의 식각 공정과 컨트롤 게이트용 폴리실리콘막의 식각 공정 사이에 플라즈마 클리닝 식각(Plasma Cleaning Etch) 공정을 진행하여 잔류된 컨트롤 게이트용 폴리실리콘막 식각 전에 컨트롤 게이트용 금속층 패턴의 측벽에 부착된 폴리머를 제거함으로써, 최종적으로 수직한 프로파일(Vertical Profile)의 게이트 패턴을 형성하여 높은 커플링 비(Coupling Ratio) 확보를 통해 소자의 특성을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 3a를 참조하면, 공지된 플래시 메모리 소자의 제조 방법에 의해 터널 절연막(102), 제1 도전막(104), 유전체막(106), 제2 도전막(108) 및 하드 마스크막(114)의 적층막이 형성된 반도체 기판(100)이 제공된다. 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성될 수 있으며, 이 경우 산화(oxidation) 공정으로 형성될 수 있다. 디램(DRAM) 제조 공정에서 터널 절연막(102)은 게이트 절연막으로 사용된다. 제1 도전막(104)은 NAND 플래시 메모리 소자의 플로팅 게이트(Folating Gate), 디램(DRAM) 제조 공정에서는 게이트 전극으로 사용하기 위한 것으로, 폴리실리콘으로 형성할 수 있다. 제1 도전막(104)이 형성된 이후에는 마스크(미도시)를 이용한 식각 공정으로 소자 분리 영역의 제1 도전막(104), 터널 절연막(102) 및 반도체 기판(100)이 일정 깊이 식각되어 트렌치(미도시)가 형성된다. 이후, 트렌치를 포함한 제1 도전막(104) 상에 절연 물질이 증착된 다음 평탄화되어 트렌치가 형성된 영역에 소자 분리막(미도시)이 형성된다. 이에 따라, 제1 도전막(104)은 소자 분리막과 나란한 방향(즉, 비트라인 방향)으로 패터닝되어 형성된다. 한편, 트렌치 형성 시 식각 마스크로 이용하면서 제1 도전막(104)의 손실을 방지하기 위하여 제1 도전막(104) 상에 소자 분리 마스크(미도시)가 더 형성될 수 있으며, 이는 소자 분리막 형성 후 제거된다.
유전체막(106)은 제1 도전막(104) 및 소자 분리막 상에 형성되며, 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층막으로 형성될 수 있다. 디램(DRAM) 제조 공정에서는 유전체막(106)은 생략된다. 제2 도전막(108)은 NAND 플래시 메모리 소자의 컨트롤 게이트(Control Gate), 디램(DRAM) 제조 공정에서는 게이트 전극으로 사용하기 위한 것으로, 고속(high speed)의 소자를 구현하기 위하여 폴리실리콘막(110)과 금속층(112)의 적층막으로 형성될 수 있다. 금속층(112)은 금속 실리사이드막을 포함하여 형성될 수 있다. 바람직하게, 금속층(112)은 텅스텐(W) 또는 텅스텐 실리사이드(WSi)로 형성될 수 있다. 하드 마스크막(114)은 산화물 계열 또는 질화물 계열의 물질이 포함되어 형성될 수 있으며, 예를 들어 SiON/TEOS(Tetra Ethyl Ortho Silicate)막/아모퍼스 카본(amorphous carbon)막 등의 적층막으로 형성될 수 있다.
이후, 게이트 식각 마스크로 사용하기 위한 감광막 패턴(116)을 하드 마스크막(114) 상에 형성한다. 감광막 패턴(116)은 하드 마스크막(114) 상에 포토레지스트를 도포한 후 노광 및 현상으로 패터닝하여 형성할 수 있다.
도 3b를 참조하면, 감광막 패턴(도 3a의 116)을 마스크를 이용한 식각 공정으로 하드 마스크막(도 3a의 114)을 패터닝한다. 식각 공정은 건식 식각(Dry Etch) 공정으로 실시하며, 플라즈마 식각 공정으로 실시하는 것이 바람직하다. 플라즈마 식각 공정은 용량결합 플라즈마(Capacitively Coupled Plasma; CCP) 타입, 유도결합 플라즈마(Inductively Coupled Plasma; ICP) 타입 또는 마이크로파 플라즈마(Microwave Plasma) 타입 등의 플라즈마 식각 장비를 사용하여 실시할 수 있다. 이로써, 하드 마스크막 패턴(114)이 형성되고, 하드 마스크막 패턴(114) 사이로 금 속층(도 3a의 112)의 일부가 노출된다. 이후, 감광막 패턴(도 3a의 116)을 제거한다.
이어서, 하드 마스크막 패턴(114)을 마스크로 이용한 식각 공정으로 노출된 금속층(112)을 패터닝한다. 식각 공정은 건식 식각 공정으로 실시하며, HBr 가스에 N2 및 Cl2 가스를 첨가한 혼합 가스 또는 HBr 가스에 O2 가스를 첨가한 혼합 가스의 플라즈마(Plasma)를 이용하여 식각한다. 이때, 첨가된 N2 및 Cl2 가스는 금속층(112) 하부에 형성된 폴리실리콘막(110)의 이방성 식각(Anisotropic Etch) 현상을 방지하는 역할을 한다. 첨가된 O2 가스는 금속층(112)에 대한 식각 속도 비를 낮춰 패턴 밀도에 따른 로딩 효과(Loading Effect)를 감소시키는 역할을 한다.
금속층(112) 패터닝 시 금속층(112)의 패터닝이 온전히 이루어질 수 있도록 폴리실리콘막(110)의 일부가 식각된 상태에서 식각을 멈춘다. 금속층(112)은 식각 선택비의 조절 여하에 따라 단일 식각 단계 또는 주식각(main etch) 단계 및 과식각(over etch) 단계의 2단계 플라즈마 식각 공정을 거쳐 패터닝할 수도 있다. 이러한 플라즈마 식각 공정은 CCP 타입, ICP 타입 또는 마이크로파 플라즈마 타입의 플라즈마 식각 장비를 사용하여 실시할 수 있다.
상기 방법을 적용하여 금속층(112)을 식각할 경우에는 중합(polymerization) 반응으로 인해 일부 패터닝된 폴리실리콘막(110)의 측벽에 폴리머(118)가 부착되어 폴리실리콘막(110)의 이방성 식각 현상이 방지된다. 하지만, 과도한 중합 반응으로 인하여 금속층 패턴(112)의 측벽에도 폴리머(118)가 부착된다. 이는 후속으로 잔류 된 폴리실리콘막(110) 식각 시 수직한 프로파일 형성을 방해하여 최종적인 게이트 패턴이 경사진 프로파일을 갖게 하므로 제거되어야 하며, 이에 대해서는 후술하기로 한다.
도 3c를 참조하면, 금속층 패턴(112)의 측벽에 형성된 폴리머(도 3b의 118)를 제거하기 위하여 플라즈마 클리닝 식각(Plasma Cleaning Etch) 공정을 실시한다. 플라즈마 클리닝 식각 공정은 O2 가스의 플라즈마를 이용하여 식각하며, 바이어스 파워(Bias Power)를 인가하지 않거나 또는 낮은 바이어스 파워, 예를 들어 O보다 크고, 10W이하인 범위 내에서 조절하고, 소스 파워(Source Power)를 100 내지 200W의 범위 내에서 조절한다. 플라즈마 클리닝 식각 공정은 금속층 패턴(112)을 형성한 후 동일한 장비에서 인-시튜(in-situ)로 진행할 수 있어 실시가 용이하다는 장점을 갖는다.
이로써, 플라즈마 클리닝 식각 공정에 의해 금속층 패턴(112) 및 일부 패터닝된 폴리실리콘막(110)의 측벽에 부착된 폴리머(도 3b의 118)가 제거된다. 이에 따라, 후속으로 잔류된 폴리실리콘막(110) 식각 시 수직한 프로파일(Vertical Profile)의 형성이 가능하다.
한편, 플라즈마 클리닝 식각 공정은 O2 플라즈마에 의한 반응을 통해 일부 패터닝된 폴리실리콘막(110)의 측벽을 보호하는 기능도 함께 수행한다.
도 3d를 참조하면, 하드 마스크막 패턴(114)을 마스크로 이용한 식각 공정으로 노출되어 잔류된 폴리실리콘막(도 3c의 110)을 패터닝한다. 식각 공정은 건식 식각 공정으로 실시하며, HBr 가스에 O2 가스를 첨가한 혼합 가스의 플라즈마를 이용하여 식각한다. 플라즈마 식각 공정은 CCP 타입, ICP 타입 또는 마이크로파 플라즈마 타입 등의 플라즈마 식각 장비를 사용하여 실시할 수 있다.
잔류된 폴리실리콘막(도 3c의 110)은 주식각 단계 및 과식각 단계의 2단계 플라즈마 식각 공정을 거쳐 패터닝하여 폴리실리콘막 패턴(110)으로 형성한다. 이로 인해, 폴리실리콘막 패턴(110) 형성 과정에서 유전체막(106)의 일부가 식각된다. 잔류된 폴리실리콘막(도 3c의 110) 식각 과정에서는 하드 마스크막 패턴(114)이 일부 두께만큼 함께 식각되어 두께가 일부 낮아질 수 있다.
이로써, 금속층 패턴(112)과 폴리실리콘막 패턴(110) 적층 구조의 제2 도전막 패턴(108)으로 이루어진 제1 폭(W1)의 컨트롤 게이트(108a)가 형성된다.
도 3e를 참조하면, 하드 마스크막 패턴(114)을 마스크로 이용한 식각 공정으로 노출되어 잔류된 유전체막(도 3d의 106)을 패터닝한다. 식각 공정은 건식 식각 공정으로 실시하며, CF4, C2F6, C3F8, C4F8, C5F8, C4F6, C6F6 등의 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 및 CHF3, CH2F2, CH3F, CH4와 같은 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 진행할 수 있다. 플라즈마 식각 공정은 CCP 타입, ICP 타입 또는 마이크로파 플라즈마 타입 등의 플라즈마 식각 장비를 사용하여 실시할 수 있다. 식각 정지나 식각 속도 또는 플라즈마 균일도를 조절하기 위하여 주식각 가스에는 HBr, O2, N2, He, Ne 및 Ar 중 적어도 하나 이상의 첨가 가스를 더 첨가해서 사용할 수 있다.
잔류된 유전체막(도 3d의 106) 패터닝 시 잔류된 유전체막(도 3d의 106)의 패터닝이 온전히 이루어질 수 있도록 제1 도전막(104)의 일부가 식각된 상태에서 식각을 멈춘다. 이로 인해, 제1 도전막(104)의 일부가 식각되어 일부 패터닝된 제1 도전막(104)의 측벽이 노출된다.
도 3f를 참조하면, 일부 패터닝된 제1 도전막(104)의 측벽을 보상하기 위하여 플라즈마 클리닝 식각 공정을 더 실시한다. 플라즈마 클리닝 식각 공정은 O2 가스의 플라즈마를 이용하며, 바이어스 파워를 인가하지 않거나 또는 낮은 바이어스 파워, 예를 들어 O보다 크고 10W이하인 범위 내에서 조절하고, 소스 파워를 100 내지 200W의 범위 내에서 조절한다. 플라즈마 클리닝 식각 공정은 유전체막(106) 패터닝 후 동일한 장비에서 인-시튜(in-situ)로 진행한다.
유전체막(106) 패터닝 시 제1 도전막(104)의 일부가 식각되는 조건으로 식각을 실시할 경우에는 도 3e에서처럼 식각 과정에서 제1 도전막(104)이 이방성 식각되는 현상이 발생되어 후속에서 잔류된 제1 도전막(104) 식각 시 수직한 프로파일 형성을 방해할 수 있다. 하지만, 플라즈마 클리닝 식각 공정을 실시하면 O2 플라즈마에 의한 반응에 의해 이방성 식각된 제1 도전막(104)의 측벽이 보상되어 일부 패터닝된 제1 도전막(104)의 측벽이 수직한 프로파일을 갖게 된다. 이는 후속으로 잔류된 제1 도전막(104) 식각 시 수직한 프로파일의 형성을 가능하게 하여, 최종 형성되는 게이트 패턴이 수직한 프로파일을 갖는데 기여한다.
도 3g를 참조하면, 하드 마스크막 패턴(114)을 마스크로 이용한 식각 공정으로 노출되어 잔류된 제1 도전막(도 3f의 104)을 패터닝한다. 식각 공정은 건식 식각 공정으로 실시하며, HBr 가스에 O2 가스를 첨가한 혼합 가스의 플라즈마를 이용하여 식각한다. 플라즈마 식각 공정은 CCP 타입, ICP 타입 또는 마이크로파 플라즈마 타입 등의 플라즈마 식각 장비를 사용하여 실시할 수 있다.
잔류된 제1 도전막(도 3f의 104) 패터닝 시 온전한 제1 도전막 패턴(미도시)을 형성하기 위하여 터널 절연막(102)의 일부가 식각된 상태에서 식각을 멈춘다. 잔류된 제1 도전막(도 3f의 104) 식각 과정에서는 하드 마스크막 패턴(114)이 일부 두께만큼 함께 식각되어 두께가 일부 낮아질 수 있다.
이로써, 제1 도전막 패턴으로 이루어지는 제2 폭(W2)의 플로팅 게이트(104a)가 형성된다. 이때, 터널 절연막(102), 플로팅 게이트(104a), 유전체막(106), 컨트롤 게이트(108a) 및 하드 마스크막 패턴(114)의 적층막은 게이트 패턴(120)으로 형성된다.
본 발명에서는 컨트롤 게이트용 금속층을 패터닝한 후 플라즈마 클리닝 식각 공정을 실시하여 컨트롤 게이트용 금속층 패턴의 측벽에 부착된 폴리머를 제거한 다음 컨트롤 게이트용 폴리실리콘막을 패터닝한다. 더 나아가, 유전체막을 패터닝한 후 플라즈마 클리닝 식각 공정을 추가로 진행하여 이방성 식각된 제1 도전막의 측벽을 보강한 다음 플로팅 게이트용 도전막을 패터닝한다. 이에 따라, 최종적으로 컨트롤 게이트의 폭(W1)과 플로팅 게이트의 폭(W2)이 거의 동일한 수직한 프로파일 을 갖는 게이트 패턴(120)을 형성하여 높은 커플링 비(Coupling Ratio) 확보를 통해 소자의 전기적인 특성을 향상시킬 수 있다.
본 발명에서는 설명의 편의를 위하여, 하드 마스크막 식각 후 감광막 패턴을 제거한 다음 하드 마스크막 패턴을 마스크로 이용하여 후속한 게이트 식각 공정을 실시하였으나, 하드 마스크막 식각 후 감광막 패턴을 제거하지 않고 마스크로 이용하여 터널 절연막까지 식각할 수도 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 종래의 일 실시예에 따른 폴리실리콘막/텅스텐막(또는 텅스텐 실리사이드막) 구조의 컨트롤 게이트의 텅스텐막 식각 시 폴리실리콘막의 이방성 식각 현상을 도시한 투과전자현미경 사진이다.
도 2는 종래의 다른 실시예에 따른 폴리실리콘막/텅스텐막(또는 텅스텐 실리사이드막) 구조의 컨트롤 게이트의 텅스텐막 식각 시 텅스텐막 패턴의 측벽에 폴리머가 형성된 것을 도시한 투과전자현미경 사진이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 104a : 플로팅 게이트
106 : 유전체막 108 : 제2 도전막
108a : 컨트롤 게이트 110 : 폴리실리콘막
112 : 금속층 114 : 하드 마스크막
116 : 감광막 패턴 118 : 폴리머
120 : 게이트 패턴
Claims (20)
- 게이트 절연막, 폴리실리콘막 및 금속층의 적층막이 형성된 반도체 기판이 제공되는 단계;상기 금속층을 패터닝하여 금속층 패턴을 형성하는 단계;상기 금속층 패턴의 측벽에 부착된 폴리머를 제거하는 단계;상기 폴리머가 제거된 금속층 패턴 하부의 상기 폴리실리콘막을 패터닝하여 폴리실리콘막 패턴 형성을 통해 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속층은 텅스텐(W) 또는 텅스텐 실리사이드(WSi)로 형성되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 금속층 패터닝 시,상기 폴리실리콘막의 일부를 식각하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속층은 HBr 가스에 N2 및 Cl2 가스를 첨가한 혼합 가스 또는 HBr 가스 에 O2 가스를 첨가한 혼합 가스의 플라즈마를 이용한 식각으로 패터닝되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속층은 단일 식각 단계 또는 주식각(main etch) 단계 및 과식각(over etch) 단계의 2단계 플라즈마 식각 공정을 거쳐 패터닝되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리머는 플라즈마 클리닝 식각(Plasma Cleaning Etch) 공정으로 제거하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 플라즈마 클리닝 식각 공정은 O2 가스의 플라즈마를 이용하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 플라즈마 클리닝 식각 공정은 바이어스 파워를 인가하지 않거나 또는 O보다 크고 10W이하인 범위 내에서 조절하고, 소스 파워를 100 내지 200W의 범위 내 에서 조절하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘막은 HBr 가스에 O2 가스를 첨가한 혼합 가스의 플라즈마를 이용한 식각 공정으로 패터닝되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘막은 주식각(main etch) 단계 및 과식각(over etch) 단계의 2단계 플라즈마 식각 공정을 거쳐 패터닝되는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속층 패턴과 상기 폴리실리콘막 패턴은 동일한 선폭을 갖는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 절연막과 상기 폴리실리콘막 사이에는 도전막 및 유전체막의 적층막이 더 형성되는 반도체 소자의 제조 방법.
- 제 12 항에 있어서, 상기 폴리실리콘막 패터닝 후,상기 유전체막을 패터닝하는 단계; 및상기 도전막을 패터닝하여 도전막 패턴 형성을 통해 게이트를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 13 항에 있어서, 상기 유전체막 패터닝 시,상기 도전막의 일부를 식각하는 반도체 소자의 제조 방법.
- 제 13 항에 있어서,상기 유전체막은 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 및 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 패터닝되는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 주식각 가스에 HBr, O2, N2, He, Ne 및 Ar 중 적어도 하나 이상의 첨가 가스가 더 포함되는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 유전체막을 패터닝하는 단계와 상기 도전막을 패터닝하는 단계 사이에 상기 일부 패터닝된 도전막의 측벽을 보상하기 위하여 플라즈마 클리닝 식각 공정 을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 17 항에 있어서,상기 플라즈마 클리닝 식각 공정은 O2 가스의 플라즈마를 이용하는 반도체 소자의 제조 방법.
- 제 17 항에 있어서,상기 플라즈마 클리닝 식각 공정은 바이어스 파워를 인가하지 않거나 또는 O보다 크고 10W이하인 범위 내에서 조절하고, 소스 파워를 100 내지 200W의 범위 내에서 조절하는 반도체 소자의 제조 방법.
- 제 17 항에 있어서,상기 일부 패터닝된 도전막의 측벽을 보상하기 위한 플라즈마 클리닝 식각 공정에 의해 상기 폴리실리콘막 패턴과 상기 도전막 패턴이 동일한 선폭을 갖는 반도체 소자의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104157559A (zh) * | 2013-05-14 | 2014-11-19 | 中芯国际集成电路制造(上海)有限公司 | 控制栅及浮栅的制作方法 |
-
2008
- 2008-05-15 KR KR1020080045137A patent/KR20090119229A/ko not_active Application Discontinuation
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