KR20100033022A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 터널 절연막, 제1 도전막, 유전체막 및 제2 도전막의 적층막이 형성된 반도체 기판이 제공되는 단계, 상기 적층막을 패터닝하여 게이트 패턴을 형성하는 단계 및 상기 게이트 패턴의 측벽에 발생된 식각 손상층(Etch Damage Layer)을 제거하는 단계를 포함함으로써, 전하 손실을 억제하여 리텐션(Retention) 특성을 향상시킬 수 있다.
게이트 식각, 라이트 에치 트리트먼트, 식각 손상층, 전하 손실, 리텐션

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 전하 손실(Charge Loss)을 억제하여 리텐션(Retention) 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자의 개발은 고집적화에 초점을 두어 진행되고 있다. 그 일환으로 고집적화가 유리하고 제조 단가가 저렴한 플래시 소자에 대한 개발이 활발히 진행되고 있다.
플래시 메모리 소자의 셀은 터널 절연막, 플로팅 게이트(Floating Gate), 유전체막 및 컨트롤 게이트(Control Gate)가 적층된 게이트 패턴과 게이트 패턴 양측의 반도체 기판에 형성된 접합 영역을 포함한다. 이러한 플래시 소자의 셀은 컨트롤 게이트에 바이어스(Bias)를 인가하여 동작하며, 이는 플로팅 게이트에 유기된 포텐셜(Potential)에 의해 동작된다. 상기 플로팅 게이트의 포텐셜은 주변부 전극의 포텐셜과 그 자체 트랩 전하(Trap Charge)량에 의해 결정되므로 플로팅 게이트의 전하 보유 능력이 매우 중요한 요소가 된다.
종래에는 반도체 기판 상에 터널 절연막, 제1 폴리실리콘막, 유전체막 및 제 2 폴리실리콘막의 적층막을 형성한 후 마스크를 이용한 플라즈마 식각(Plasma etch) 공정으로 제2 폴리실리콘막, 유전체막, 제1 폴리실리콘막 및 터널 절연막을 순차적으로 식각하여 게이트 패턴을 형성하였다.
하지만, 기존의 방법으로 게이트 패턴을 형성하게 되면 게이트 패턴 측벽에 식각 손상층(Etch Damage Layer)이 발생하게 되고, 이러한 식각 손상층을 통해서 전하 손실(Charge Loss)이 발생하여 리텐션(Retention) 특성이 저하된다. 이는 게이트 동작에 있어서 프로그램(Program)과 소거(Erase)에 영향을 미치게 되므로 소자의 동작에 문제를 야기시킨다.
본 발명은 게이트 식각 후 라이트 에치 트리트먼트(Lite Etch Treatment) 공정을 실시하여 게이트 식각으로 인한 식각 손상층(Etch Damage Layer)을 제거함으로써, 전하 손실(Charge Loss)을 억제하여 리텐션(Retention) 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시 예에 반도체 소자의 제조 방법은, 터널 절연막, 제1 도전막, 유전체막 및 제2 도전막의 적층막이 형성된 반도체 기판이 제공되는 단계, 적층막을 패터닝하여 게이트 패턴을 형성하는 단계 및 게이트 패턴의 측벽에 발생된 식각 손상층(Etch Damage Layer)을 제거하는 단계를 포함한다.
상기에서, 식각 손상층은 라이트 에치 트리트먼트(Lite Etch Treatment) 공정으로 제거된다.
라이트 에치 트리트먼트 공정은 식각 가스로 CF4 및 O2 가스의 혼합 가스 또는 O2 가스의 단독 가스를 사용한다. CF4 및 O2 가스의 혼합 가스는 O2 가스의 비율이 CF4 가스의 비율보다 높다. CF4 대 O2 가스의 조합비는 1:10 또는 1:20으로 형성된다.
라이트 에치 트리트먼트 공정은 소스 파워를 300 내지 1200W로 하여 실시되 고, 라이트 에치 트리트먼트 공정은 바이어스 파워를 0 내지 30W로 하여 실시된다.
라이트 에치 트리트먼트 공정은 압력을 5 내지 20mtorr로 하여 실시된다.
라이트 에치 트리트먼트 공정에 의해 게이트 패턴의 측벽에 발생하는 폴리머나 잔류물이 제거된다. 폴리머는 게이트 패턴의 컨트롤 게이트의 금속층의 측벽에 발생되거나 혹은 게이트 패턴의 컨트롤 게이트와 플로팅 게이트 사이에 발생된다.
본 발명은 게이트 식각 후 라이트 에치 트리트먼트(Lite Etch Treatment) 공정을 실시하여 게이트 식각으로 인한 식각 손상층(Etch Damage Layer)을 제거함으로써, 전하 손실이 발생하는 통로를 차단하여 전하 손실(Charge Loss)을 억제할 수 있다.
또한, 라이트 에치 트리트먼트 공정 시 게이트 패턴의 측벽에 발생하는 폴리머(Polymer)나 잔류물(Residue)도 함께 제거되기 때문에 건식 세정(Dry Cleaning)의 효과를 통해서 유전체막과 터널 절연막의 오염으로 인한 전하 손실도 방지할 수 있다.
상기한 바에 의해, 전하 손실을 억제하여 리텐션(Retention) 특성을 향상시킬 수 있고, 이를 통해 반도체 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시 예를 상세히 설명한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 1a를 참조하면, 공지된 플래시 메모리 소자의 제조 방법에 의해 터널 절연막(110), 제1 도전막(120), 유전체막(130) 및 제2 도전막(140)이 적층된 반도체 기판(100)이 제공된다. 터널 절연막(110)은 실리콘 산화막(SiO2)으로 형성될 수 있으며, 이 경우 산화(oxidation) 공정으로 형성될 수 있다. 제1 도전막(120)은 플래시 메모리 소자의 플로팅 게이트(Folating Gate)로 사용하기 위한 것으로, 폴리실리콘막, 금속층 또는 이들의 적층막으로 형성될 수 있다. 바람직하게, 제1 도전막(120)은 폴리실리콘막으로 형성된다. 제1 도전막(120)이 형성된 이후에는 마스크(미도시)를 이용한 식각 공정으로 소자 분리 영역의 제1 도전막(120), 터널 절연막(110) 및 반도체 기판(100)이 일정 깊이 식각되어 트렌치(미도시)가 형성된다. 이후, 트렌치를 포함한 제1 도전막(120) 상에 절연 물질이 증착된 다음 평탄화되어 소자 분리 영역의 트렌치가 형성된 영역에 소자 분리막(미도시)이 형성된다. 이에 따라, 제1 도전막(120)은 소자 분리막과 나란한 방향(즉, 비트라인 방향)으로 반도체 기판(100)의 활성 영역 상에 패터닝되어 형성된다.
유전체막(130)은 제1 도전막(120) 및 소자 분리막 상에 형성되며, 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층막으로 형성될 수 있다. 제2 도전막(140)은 플래시 메모리 소자의 컨트롤 게이트(Control Gate)로 사용하기 위한 것으로, 폴리실리콘막, 금속층 또는 이들의 적층막으로 형성할 수 있다. 바람직 하게, 제2 도전막(140)은 고속(high speed)의 소자를 구현하기 위하여 폴리실리콘막과 금속층의 적층막으로 형성될 수 있다. 이때, 금속층은 금속 실리사이드층을 포함한다. 이러한 금속층은 텅스텐막(W) 또는 텅스텐 실리사이드막(WSix)으로 형성됨이 더욱 바람직하다.
도 1b를 참조하면, 게이트 식각 마스크(미도시)를 이용한 식각 공정으로 제2 도전막(도 1a의 140), 유전체막(도 1a의 130), 제1 도전막(도 1a의 120) 및 터널 절연막(도 1a의 110)을 소자 분리막과 교차하도록 순차적으로 식각한다. 구체적으로 설명하면 다음과 같다. 먼저, 제2 도전막(도 1a의 140) 상에 게이트 식각 마스크를 형성한다. 게이트 식각 마스크는 감광막 패턴으로 형성할 수 있으며, 이 경우 제2 도전막(도 1a의 140) 상에 포토레지스트를 도포한 후 노광 및 현상으로 패터닝하여 형성할 수 있다.
이후, 게이트 식각 마스크를 이용한 식각 공정으로 제2 도전막(도 1a의 140)을 식각한다. 여기서는 제2 도전막(도 1a의 140)이 폴리실리콘막과 텅스텐막의 적층 구조로 형성된 경우에 한해 설명하기로 한다. 먼저, 제2 도전막(도 1a의 140)의 텅스텐막을 식각한다. 식각 공정은 건식 식각 공정으로 실시하며, 폴리실리콘막의 이방성 식각(Anisotropic Etch) 현상을 방지하기 위하여 HBr 가스에 N2 및 Cl2 가스를 첨가한 혼합 가스의 플라즈마(plasma)를 이용하여 실시할 수 있다. 이때, 첨가된 N2 및 Cl2 가스가 텅스텐막 하부에 형성된 폴리실리콘막의 이방성 식각 현상을 방지하는 역할을 한다.
텅스텐막 패터닝 시 텅스텐막의 패터닝이 온전히 이루어질 수 있도록 폴리실리콘막의 일부가 식각된 상태에서 식각을 멈춘다. 이로써, 텅스텐막 하부의 폴리실리콘막이 일부 식각된다.
상기한 방법을 적용하여 텅스텐막을 식각할 경우에는 중합(polymerization) 반응으로 인해 일부 패터닝된 폴리실리콘막의 측벽에 폴리머가 부착되어 폴리실리콘막의 이방성 식각 현상이 방지된다. 하지만, 과도한 중합 반응으로 인하여 텅스텐막의 측벽에도 폴리머가 부착되게 된다.
계속해서, 일부 패터닝된 폴리실리콘막을 식각한다. 식각 공정은 건식 식각 공정으로 실시하며, HBr 가스에 O2 가스를 첨가한 혼합 가스 또는 HBr 단독 가스의 플라즈마를 이용하여 실시할 수 있다. 일부 패터닝된 폴리실리콘막 패터닝 시 패터닝이 온전히 이루어질 수 있도록 유전체막(130)의 일부가 식각된 상태에서 식각을 멈춘다. 이로 인해, 유전체막(130)이 일부 식각된다. 그 결과, 식각 공정에 의해 제2 도전막 패턴으로 이루어지는 컨트롤 게이트(140a)가 형성된다.
계속해서, 일부 패터닝된 유전체막(130)을 식각한다. 식각 공정은 건식 식각 공정으로 실시하며, CF4, C2F6, C3F8, C4F8, C5F8, C4F6, C6F6 등의 CxFy(1≤x≤6, 4≤y≤8) 계열의 가스 및 CHF3, CH2F2, CH3F, CH4와 같은 CHxFy(1≤x≤4, 0≤y≤3) 계열의 가스 중 적어도 하나 이상을 포함하는 단독 가스 또는 혼합 가스를 주식각 가스로 사용하는 플라즈마 식각으로 진행할 수 있다. 식각 정지나 식각 속도 또는 플라즈마 균일도를 조절하기 위하여 주식각 가스에는 HBr, O2, N2, He, Ne 및 Ar 중 적 어도 하나 이상의 첨가 가스를 더 첨가해서 사용할 수 있다.
일부 패터닝된 유전체막(130) 패터닝 시 패터닝이 온전히 이루어질 수 있도록 제1 도전막(120)의 일부가 식각된 상태에서 식각을 멈춘다. 이로 인해, 제1 도전막(120)의 일부가 식각된다.
계속해서, 일부 패터닝된 제1 도전막(120)을 식각한다. 식각 공정은 건식 식각 공정으로 실시하며, HBr 가스에 O2 가스를 첨가한 혼합 가스 또는 HBr 단독 가스의 플라즈마를 이용하여 실시할 수 있다. 일부 패터닝된 제1 도전막(120) 패터닝 시 패터닝이 온전히 이루어질 수 있도록 터널 절연막(110)의 일부가 식각된 상태에서 식각을 멈춘다. 이로 인해, 터널 절연막(110)의 일부가 식각된다. 그 결과, 식각 공정에 의해 제1 도전막 패턴으로 이루어지는 플로팅 게이트(120a)가 형성된다.
계속해서, 일부 패터닝된 터널 절연막(110)을 식각한다. 식각 공정은 건식 식각 공정으로 실시하며, 플라즈마 건식 식각 공정으로 실시할 수 있다. 하지만, 반도체 기판(100)이 식각되는 것을 방지하기 위하여 터널 절연막(110)의 일부를 반도체 기판(100) 상에 잔류시키는 것이 바람직하다.
상기한 방법으로 게이트 식각 공정을 실시하면, 터널 절연막(110), 플로팅 게이트(120a), 유전체막(130) 및 컨트롤 게이트(140a)의 적층막의 측벽에 플라즈마 데미지(damage)로 인한 식각 손상층(etch damage layer, 150)이 발생하게 된다. 이에 따라, 터널 절연막(110), 플로팅 게이트(120a), 유전체막(130), 컨트롤 게이트(140a)의 적층막과 함께 식각 손상층(150)을 포함하여 게이트 패턴(160)이 형성 된다.
이렇게, 게이트 패턴(160)의 측벽에 발생된 식각 손상층(150)은 전하 손실을 발생시키는 원인으로 작용하여 리텐션(Retention) 특성을 저하시킨다. 이는 게이트 동작에 있어서 프로그램(Program)과 소거(Erase)에 영향을 미쳐 소자의 동작에 문제를 야기시키므로 제거되어야 하며, 이에 대해서는 후술하기로 한다.
도 1c를 참조하면, 게이트 패턴(160)의 측벽에 발생된 식각 손상층(150)을 제거한다. 식각 손상층(150)의 제거 공정은 라이트 에치 트리트먼트(Lite Etch Treatment) 공정으로 실시할 수 있다.
라이트 에치 트리트먼트 공정은 식각 가스로 CF4 및 O2 가스의 혼합 가스 또는 O2 가스의 단독 가스를 사용할 수 있다. CF4 및 O2 가스의 혼합 가스를 사용할 경우, CF4 대 O2 가스의 조합비는 02의 비율을 CF4의 비율보다 높게 하되, CF4 대 O2 가스의 조합비를 1:10 또는 1:20으로 하여 사용한다.
또한, 라이트 에치 트리트먼트 공정은 바이어스 파워(Bias Power)를 0W 내지 30W의 범위 내에서 조절하고, 소스 파워(Source Power)를 300W 내지 1200W의 범위 내에서 조절하여 진행한다. 라이트 에치 트리트먼트 공정은 압력을 5mTorr 내지 20mTorr로 하여 실시한다.
라이트 에치 트리트먼트 공정은 바이어스 파워는 인가하지 않은 상태에서 소스 파워만을 이용하여 식각할 수 있고, 바이어스 파워 및 소스 파워를 모두 이용하여 식각할 수도 있다. 이때, 소스 파워만을 이용하여 라이트 에치 트리트먼트 공정 을 진행하는 경우가 식각 손상층(도 1b의 150)을 제거하는 데 있어서 가장 효과적이며, O2 가스의 폴리실리콘막 측벽에서의 침투 능력을 높이기 위해 바이어스 파워를 사용하는 것이므로 바이어스 파워는 되도록 낮게 사용하는 것이 바람직하다.
이러한 라이트 에치 트리트먼트 공정은 압력, 파워 및 식각 가스의 조합 비율을 적절히 변화시켜 식각 손상층(도 1b의 150)에 대한 선택비와 식각 비(etch rate)를 변화시킬 수 있다.
이로써, 라이트 에치 트리트먼트 공정에 의해 게이트 패턴(160)의 측벽에 발생된 식각 손상층(도 1b의 150)이 선택적으로 제거된다. 이는 식각 손상층(도 1b의 150)이 게이트 패턴(도 1b의 160) 내에서 플라즈마 데미지를 받지 않은 부분보다 무른 특성을 가져 식각 가스에 대해 반응이 더 잘 일어나기 때문이다. 이에 따라, 식각 손상층(도 1b의 150)의 제거를 통해 전하 손실이 발생하는 통로를 차단하여 전하 손실을 억제함으로써, 리텐션 특성을 개선할 수 있다.
또한, 라이트 에치 트리트먼트 공정에 의해 게이트 식각 후 게이트 측벽에 발생하는 폴리머나 잔류물(Residue)도 함께 제거되기 때문에 라이트 에치 트리트먼트 공정을 통해 게이트 측벽의 폴리머를 제거하는 건식 세정(Dry Cleaning) 목적으로 사용되는 효과를 기대할 수 있다. 이때, 라이트 에치 트리트먼트 공정에 의해 제거되는 폴리머는 컨트롤 게이트(140a) 상부 금속층(예를 들어, 텅스텐막 또는 텅스텐 실리사이드막)의 측벽에 발생한 것일 수도 있고, 컨트롤 게이트(140a)와 플로팅 게이트(120a) 사이에 발생한 것일 수도 있다. 이처럼, 라이트 에치 트리트먼트 공정에 의한 게이트 측벽의 폴리머나 잔류물 제거를 통해서 유전체막(130)과 터널 절연막(110)의 오염으로 인한 전하 손실도 방지하여 리텐션 특성을 더욱 개선할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 터널 절연막
120 : 제1 도전막 120a : 플로팅 게이트
130 : 유전체막 140 : 제2 도전막
140a : 컨트롤 게이트 150 : 식각 손상층
160 : 게이트 패턴

Claims (10)

  1. 터널 절연막, 제1 도전막, 유전체막 및 제2 도전막의 적층막이 형성된 반도체 기판이 제공되는 단계;
    상기 적층막을 패터닝하여 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴의 측벽에 발생된 식각 손상층을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각 손상층은 라이트 에치 트리트먼트(Lite Etch Treatment) 공정으로 제거되는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 라이트 에치 트리트먼트 공정은 식각 가스로 CF4 및 O2 가스의 혼합 가스 또는 O2 가스의 단독 가스를 사용하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 CF4 및 O2 가스의 혼합 가스는 O2 가스의 비율이 CF4 가스의 비율보다 높은 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 CF4 대 상기 O2 가스의 조합비는 1:10 또는 1:20으로 형성되는 반도체 소자의 제조 방법.
  6. 제 2 항에 있어서,
    상기 라이트 에치 트리트먼트 공정은 소스 파워를 300 내지 1200W로 하여 실시되는 반도체 소자의 제조 방법.
  7. 제 2 항에 있어서,
    상기 라이트 에치 트리트먼트 공정은 바이어스 파워를 0 내지 30W로 하여 실시되는 반도체 소자의 제조 방법.
  8. 제 2 항에 있어서,
    상기 라이트 에치 트리트먼트 공정은 압력을 5 내지 20mtorr로 하여 실시되는 반도체 소자의 제조 방법.
  9. 제 2 항에 있어서,
    상기 라이트 에치 트리트먼트 공정에 의해 상기 게이트 패턴의 측벽에 발생 하는 폴리머나 잔류물이 제거되는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 폴리머는 상기 게이트 패턴의 컨트롤 게이트의 금속층의 측벽에 발생되거나 혹은 상기 게이트 패턴의 컨트롤 게이트와 플로팅 게이트 사이에 발생되는 반도체 소자의 제조 방법.
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