KR100788364B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100788364B1 KR100788364B1 KR1020060130027A KR20060130027A KR100788364B1 KR 100788364 B1 KR100788364 B1 KR 100788364B1 KR 1020060130027 A KR1020060130027 A KR 1020060130027A KR 20060130027 A KR20060130027 A KR 20060130027A KR 100788364 B1 KR100788364 B1 KR 100788364B1
- Authority
- KR
- South Korea
- Prior art keywords
- hard mask
- mask pattern
- gate electrode
- polysilicon layer
- manufacturing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 47
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000010410 layer Substances 0.000 claims abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 6
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims abstract description 5
- 238000001259 photo etching Methods 0.000 claims abstract description 5
- 239000007789 gas Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, (a) 반도체 기판 상에 제1 폴리실리콘층, 층간절연막 및 제2 폴리실리콘층을 순차적으로 증착하는 단계; (b) 상기 제2 폴리실리콘층 상에 하드 마스크막을 증착하는 단계; (c) 사진 식각 공정(PEP: Photo Etching Process)을 이용하여 상기 하드 마스크막을 식각하여 게이트 전극을 형성하기 위한 하드 마스크 패턴을 형성하는 단계; (d) 상기 하드 마스크 패턴을 마스크로 이용하여 상기 제1 폴리실리콘층, 층간절연막 및 제2 폴리실리콘층을 식각하고, 게이트 전극을 형성하는 단계; (e) 상기 게이트 전극 상의 상기 하드 마스크 패턴에 대해 과식각을 방지하기 위한 SH(Sulpuric Hydroxide) 공정을 진행하는 단계; (f) DHF(Dilute HF) 공정을 이용하여 상기 하드 마스크 패턴의 일부분을 제거하는 단계; 및 (g) VPC(Vaporized HF) 공정을 이용하여 상기 하드 마스크 패턴을 완전히 제거하는 단계를 포함한다.
본 발명에 의하면, 게이트 전극 형성시 DHF 공정이 추가된 반도체 소자의 제조 방법을 제공함으로써, 균등성(Uniformity)을 개선하고, VPC 공정의 공정 시간을 줄일 수 있으며, ONO 구조에서 언더컷 현상을 방지하는 효과가 있다.
플래시 메모리, 게이트 전극, ONO, 언더컷, DHF
Description
도 1은 종래의 플래시 메모리 소자의 제조 방법에 따른 문제점을 설명하기 위한 도면,
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도,
도 3은 종래 방법에서 얻은 반도체 소자와 본 발명에서 얻은 반도체 소자의 구조를 주사 전자 현미경을 이용하여 관찰한 이미지이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 반도체 기판 210: 게이트 전극
212: 플로팅 게이트 212a: 제1 폴리실리콘층
214: 층간절연막 216: 콘트롤 게이트
216a: 제2 폴리실리콘층 220: 하드 마스크막
220a: 하드 마스크 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 플래시 메모리 소자의 게이트 전극 형성 방법에 관한 것이다.
플래시 메모리 소자는 비휘발성 메모리 소자로 플로팅 게이트(Floating Gate)와 콘트롤 게이트(Control Gate)의 적층 게이트 구조로, 터널(Tunnel) 산화막 상에 플로팅 게이트 및 콘트롤 게이트의 적층 구조가 2 층의 도전성 폴리실리콘 구조로 되어 있다. 여기서, 플로팅 게이트와 콘트롤 게이트 사이에는 층간절연막으로 ONO(Oxide-Nitride-Oxide) 구조의 커패시터 구조가 도입되고, 콘트롤 게이트에 바이어스(Bias)를 인가해 ONO층을 거쳐 커플링 비(Coupling Ratio)에 따라 플로팅 게이트에 바이어스를 인가하며, 프로그램(Program)과 이레이즈(Erase)를 상대적으로 높은 바이어스에서 동작시키고 있다.
도 1은 종래의 플래시 메모리 소자의 제조 방법에 따른 문제점을 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(100) 상에 플로팅 게이트(112)용 제1 폴리실리콘층, ONO 구조의 층간절연막(114) 및 콘트롤 게이트(116)용 제2 폴리실리콘층을 순차적으로 증착하고, 제2 폴리실리콘층 상에 하드 마스크막을 증착하며, 사진 식각 공정(PEP: Photo Etching Process)을 이용하여 하드 마스크막을 식각하여 게이트 전극(110)을 형성하기 위한 하드 마스크 패턴을 형성하게 된다.
이어서, 하드 마스크 패턴을 마스크로 이용하여 제1 폴리실리콘층, 층간절연막(114) 및 제2 폴리실리콘층을 식각하고, 플로팅 게이트(112), 층간절연막(114) 및 콘트롤 게이트(116)로 구성되는 게이트 전극(110)을 형성한다. 이어서, 콘트롤 게이트(116) 상의 하드 마스크 패턴을 SH(Sulpuric Hydroxide) 공정 및 VPC(Vaporized HF) 공정을 이용하여 제거하게 된다.
하지만, 하드 마스크 패턴에 대해 SH 공정을 진행한 후, VPC(Vaporized HF) 공정을 진행하는 과정에서 하드 마스크 패턴을 제거하기 위해 과도한 VPC 공정을 진행함으로써, ONO 구조에 언더컷(Undercut)이 발생하게 된다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 플래시 메모리 소자의 게이트 전극 형성 방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 ONO 구조에서 언더컷 현상을 방지하기 위한 반도체 소자의 제조 방법을 제공한다.
본 발명의 또 다른 목적은 VPC 공정 시간을 줄이기 위한 반도체 소자의 제조 방법을 제공한다.
이와 같은 목적을 달성하기 위한 본 발명은, 반도체 소자의 제조 방법에 있어서, (a) 반도체 기판 상에 제1 폴리실리콘층, 층간절연막 및 제2 폴리실리콘층을 순차적으로 증착하는 단계; (b) 상기 제2 폴리실리콘층 상에 하드 마스크막을 증착하는 단계; (c) 사진 식각 공정(PEP: Photo Etching Process)을 이용하여 상기 하드 마스크막을 식각하여 게이트 전극을 형성하기 위한 하드 마스크 패턴을 형성하는 단계; (d) 상기 하드 마스크 패턴을 마스크로 이용하여 상기 제1 폴리실리콘층, 층간절연막 및 제2 폴리실리콘층을 식각하고, 게이트 전극을 형성하는 단계; (e) 상기 게이트 전극 상의 상기 하드 마스크 패턴에 대해 과식각을 방지하기 위한 SH(Sulpuric Hydroxide) 공정을 진행하는 단계; (f) DHF(Dilute HF) 공정을 이용하여 상기 하드 마스크 패턴의 일부분을 제거하는 단계; 및 (g) VPC(Vaporized HF) 공정을 이용하여 상기 하드 마스크 패턴을 완전히 제거하는 단계를 포함한다.
바람직하게는, 상기 하드 마스크막은 700 ℃, 10mTorr의 산소(O2) 가스 분위기에서 TEOS 가스를 100sccm으로 5 분간 투입하여 0을 초과하고 500 Å을 넘지 않는 두께로 증착되는 것을 특징으로 한다.
바람직하게는, (HF:H2O=1:100)으로 DHF(Dilute HF) 공정을 5 ~ 15 sec 동안 진행하여 상기 하드 마스크 패턴의 일부분을 제거하는 단계인 것을 특징으로 한다.
바람직하게는, 39 ℃에서 VPC(Vaporized HF) 공정을 5 ~ 10 sec 동안 진행하여 상기 하드 마스크 패턴을 완전히 제거하는 단계인 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(200) 상에 플로팅 게이트(212)용 제1 폴리실리콘층(212a), ONO(Oxide-Nitride-Oxide) 구조의 층간절연막(214) 및 콘트 롤 게이트(216)용 제2 폴리실리콘층(216a)을 순차적으로 증착하고, 제2 폴리실리콘층 상에 하드 마스크막(220)을 증착한다. 여기서, 하드 마스크막(220)은 700 ℃, 10mTorr의 산소(O2) 가스 분위기에서 TEOS 가스를 100sccm으로 5 분간 투입하여 500 Å 이하의 두께로 증착된다.
도 2b에 도시된 바와 같이, 사진 식각 공정(PEP: Photo Etching Process)을 이용하여 하드 마스크막(220)을 식각하여 게이트 전극(210)을 형성하기 위한 하드 마스크 패턴(220a)을 형성하게 된다.
도 2c에 도시된 바와 같이, 하드 마스크 패턴(220a)을 마스크로 이용하여 제1 폴리실리콘층(212a), 층간절연막(114) 및 제2 폴리실리콘층(216a)을 식각하고, 플로팅 게이트(212), 층간절연막(214) 및 콘트롤 게이트(216)로 구성되는 게이트 전극(210)을 형성한다.
도 2d에 도시된 바와 같이, 콘트롤 게이트(216) 상의 하드 마스크 패턴(220a)에 대해 과식각을 방지하기 위한 SH(Sulpuric Hydroxide) 공정을 진행하고, (HF:H2O=1:100)으로 DHF(Dilute HF) 공정을 10 sec 이내로 진행하여 하드 마스크 패턴(220a)의 25 Å 두께를 미리 제거한다.
도 2e에 도시된 바와 같이, 39 ℃에서 VPC(Vaporized HF) 공정을 10 sec 이내로 진행하여 하드 마스크 패턴(220a)을 완전히 제거하게 된다.
도 3은 종래 방법에서 얻은 반도체 소자와 본 발명에서 얻은 반도체 소자의 구조를 주사 전자 현미경을 이용하여 관찰한 이미지이다.
도 3에 도시된 바와 같이, (a)는 종래 방법에서 얻은 반도체 소자의 이미지로서, 최상층에 있는 하드 마스크를 제거하기 위해 과도한 VPC 공정을 진행함으로써, 비록 최상층에 있는 하드 마스크는 완전히 제거하였지만 ONO 구조에서 심한 어택(Attack)을 가하게 되었다. (b)는 본 발명에서 얻은 반도체 소자의 이미지로서, DHF 공정을 이용하여 하드 마스크의 일부분을 미리 제거한 후, VPC 공정을 진행함으로써, 균등성(Uniformity)을 개선하고, VPC 공정의 공정 시간을 줄이게 되며, ONO 구조에 어택을 주지 않는 공정을 진행하게 되었다. 이를 통하여 게이트 전극의 형성시 하드 마스크를 완전히 제거할 수 있고, ONO 구조에 어택이 없는 프로파일을 확보할 수 있으며, 반도체 수율 및 신뢰성을 향상시킬 뿐 아니라, 소자 성능의 향상도 기대할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, 게이트 전극 형성시 DHF 공정 이 추가된 반도체 소자의 제조 방법을 제공함으로써, 균등성(Uniformity)을 개선하고, VPC 공정의 공정 시간을 줄일 수 있으며, ONO 구조에서 언더컷 현상을 방지하는 효과가 있다.
이에 따라, ONO 구조에 어택이 없는 프로파일을 확보할 수 있고, 반도체 수율 및 신뢰성을 향상시킬 수 있으며, 소자 성능을 향상시키는 효과가 있다.
Claims (4)
- 반도체 소자의 제조 방법에 있어서,(a) 반도체 기판 상에 제1 폴리실리콘층, 층간절연막 및 제2 폴리실리콘층을 순차적으로 증착하는 단계;(b) 상기 제2 폴리실리콘층 상에 하드 마스크막을 증착하는 단계;(c) 사진 식각 공정(PEP: Photo Etching Process)을 이용하여 상기 하드 마스크막을 식각하여 게이트 전극을 형성하기 위한 하드 마스크 패턴을 형성하는 단계;(d) 상기 하드 마스크 패턴을 마스크로 이용하여 상기 제1 폴리실리콘층, 층간절연막 및 제2 폴리실리콘층을 식각하고, 게이트 전극을 형성하는 단계;(e) 상기 게이트 전극 상의 상기 하드 마스크 패턴에 대해 과식각을 방지하기 위한 SH(Sulpuric Hydroxide) 공정을 진행하는 단계;(f) DHF(Dilute HF) 공정을 이용하여 상기 하드 마스크 패턴의 일부분을 제거하는 단계; 및(g) VPC(Vaporized HF) 공정을 이용하여 상기 하드 마스크 패턴을 완전히 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에서,상기 하드 마스크막은 700 ℃, 10mTorr의 산소(O2) 가스 분위기에서 TEOS 가스를 100sccm으로 5 분간 투입하여 0을 초과하고 500 Å을 넘지 않는 두께로 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에서, 상기 단계 (f)는,(HF:H2O=1:100)으로 DHF(Dilute HF) 공정을 5 ~ 15 sec 동안 진행하여 상기 하드 마스크 패턴의 일부분을 제거하는 단계인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에서, 상기 단계 (g)는,39 ℃에서 VPC(Vaporized HF) 공정을 5 ~ 10 sec 동안 진행하여 상기 하드 마스크 패턴을 완전히 제거하는 단계인 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060130027A KR100788364B1 (ko) | 2006-12-19 | 2006-12-19 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060130027A KR100788364B1 (ko) | 2006-12-19 | 2006-12-19 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100788364B1 true KR100788364B1 (ko) | 2008-01-02 |
Family
ID=39215936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060130027A KR100788364B1 (ko) | 2006-12-19 | 2006-12-19 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100788364B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955829B1 (ko) | 2007-12-07 | 2010-05-06 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053315A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 및 그의 제조방법 |
| KR20040057570A (ko) * | 2002-12-26 | 2004-07-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| US6903404B2 (en) * | 2002-05-17 | 2005-06-07 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method for manufacturing the same |
| KR20050097059A (ko) * | 2004-03-30 | 2005-10-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| KR20050112986A (ko) * | 2004-05-28 | 2005-12-01 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| KR20060120974A (ko) * | 2005-05-23 | 2006-11-28 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR20060124001A (ko) * | 2005-05-30 | 2006-12-05 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
-
2006
- 2006-12-19 KR KR1020060130027A patent/KR100788364B1/ko not_active IP Right Cessation
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053315A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 및 그의 제조방법 |
| US6903404B2 (en) * | 2002-05-17 | 2005-06-07 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method for manufacturing the same |
| KR20040057570A (ko) * | 2002-12-26 | 2004-07-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR20050097059A (ko) * | 2004-03-30 | 2005-10-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| KR20050112986A (ko) * | 2004-05-28 | 2005-12-01 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| KR20060120974A (ko) * | 2005-05-23 | 2006-11-28 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR20060124001A (ko) * | 2005-05-30 | 2006-12-05 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955829B1 (ko) | 2007-12-07 | 2010-05-06 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20090047211A (ko) | 도전 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조방법 | |
| KR100954116B1 (ko) | 반도체 소자의 리세스패턴 형성방법 | |
| KR100954107B1 (ko) | 반도체 소자의 제조방법 | |
| KR20090097429A (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR101001466B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100788364B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101035614B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20100108715A (ko) | 비휘발성 메모리 장치의 제조방법 | |
| KR100986632B1 (ko) | 플래시 메모리의 컨트롤 게이트 제조방법 | |
| KR100661216B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100906642B1 (ko) | 반도체 소자의 게이트전극 제조방법 | |
| KR100733459B1 (ko) | 반도체 소자 제조 방법 | |
| KR20080060361A (ko) | Ｍａｎｏｓ 구조의 반도체 소자 제조방법 | |
| KR100620231B1 (ko) | 플로팅 게이트 형성 방법 | |
| JP2005183916A (ja) | フラッシュ素子の製造方法 | |
| KR100975975B1 (ko) | Ｅｅｐｒｏｍ 셀 제조 방법 | |
| KR100503748B1 (ko) | 반도체 소자의 측벽 형성 방법 | |
| KR100651595B1 (ko) | 플래시 메모리소자 및 그 제조방법 | |
| KR100886641B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100612558B1 (ko) | 난드 플래시 메모리 소자의 제조 방법 | |
| KR100624947B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100745052B1 (ko) | 반도체소자의 랜딩플러그 콘택 형성방법 | |
| KR100721591B1 (ko) | 반도체소자의 제조방법 | |
| KR101059808B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20080089030A (ko) | 반도체 소자의 리세스 게이트 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101124 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |