KR101035614B1 - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 언더컷에 의한 소스와 드레인간 채널 길이가 줄어드는 현상을 제어할 수 있는 플래시 메모리 소자의 제조방법에 관한 것으로,
본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법은 반도체 기판 상에 하드 마스크 패턴을 이용하여 플로팅 게이트, ONO막 및 콘트롤게이트로 구성되는 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 상기 반도체 기판 표면에 이온주입을 통해 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 상기 반도체 기판 전면에 저온 산화막을 형성하는 단계와, 상기 저온 산화막을 상기 소오스/드레인 영역 및 게이트 전극의 상부를 노출시키도록 식각하는 단계와, 상기 저온 산화막을 습식식각을 통해 제거하는 단계와, 상기 게이트 전극 및 소오스/드레인 영역의 표면에 살리사이드를 형성하는 단계를 포함하는 것을 특징으로 한다.
LTO, 하드 마스크
Description
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 언더컷에 의한 소스와 드레인간 채널 길이가 줄어드는 현상을 제어할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자는 비휘발성 메모리 소자로 플로팅 게이트(Floating Gate)와 콘트롤 게이트(Control Gate)의 적층 게이트 구조로, 터널(Tunnel) 산화막 상에 플로팅 게이트 및 콘트롤 게이트의 적층 구조가 2 층의 도전성 폴리실리콘 구조로 되어 있다. 여기서, 플로팅 게이트와 콘트롤 게이트 사이에는 층간절연막으로 ONO(Oxide-Nitride-Oxide) 구조의 커패시터 구조가 도입되고, 콘트롤 게이트에 바이어스(Bias)를 인가해 ONO층을 거쳐 커플링 비(Coupling Ratio)에 따라 플로팅 게이트에 바이어스를 인가하며, 프로그램(Program)과 이레이즈(Erase)를 상대적으로 높은 바이어스에서 동작시키고 있다.
도 1은 종래의 플래시 메모리 소자의 제조 방법을 나타낸 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상에 플로팅 게이트(11)용 제1 폴리실리콘층, ONO 구조의 층간절연막(14) 및 콘트롤 게이트(16)용 제2 폴리실리콘층을 순차적으로 증착하고, 제2 폴리실리콘층 상에 하드 마스크막을 증착하며, 사진 식각 공정(PEP: Photo Etching Process)을 이용하여 하드 마스크막을 식각하여 게이트 전극(18)을 형성하기 위한 하드 마스크 패턴을 형성하게 된다. 이어서, 하드 마스크 패턴을 마스크로 이용하여 제1 폴리실리콘층, 층간절연막(14) 및 제2 폴리실리콘층을 식각하고, 플로팅 게이트(11), 층간절연막(14) 및 콘트롤 게이트(16)로 구성되는 게이트 전극(18)을 형성한다. 이후, 스페이서(20) 공정을 진행하고, 모바일 이온(mobile ion)의 침투를 막고자 스페이서(20) 위에 SBN(22)(sidewall barier nitride)을 증착하게 된다.
하지만, 종래에는 하드 마스크 막으로 사용하는 물질을 증착하기 위해서 높은 열처리를 필요로 하며, 상기 SBN을 증착하기 위해서도 높은 열처리를 필요로 한다. 이와 같이, 높은 열처리 공정이 증가할수록 열노출(thermal budget)이 발생할 확률이 늘어나며, 이러한 열노출로 인하여 소스와 드레인 간의 채널 길이가 줄어들어서 짧은 누설전류(Short leakage)가 발생할 확률이 증가하게 된다. 또한, SBN을 사용하게됨으로써, 후속 넌살리사이드 공정에서 스페이서와 SBN을 동시에 습식 식각으로 제거해주어야 하므로 공정 프로세스가 증가하게 되고, 습식식각시 발생하는 언더컷(Undercut)에 대한 효과가 증가되는 문제점이 있다.
따라서, 본 발명은 언더컷에 의한 소스와 드레인간 채널 길이가 줄어드는 현 상을 제어할 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법은 반도체 기판 상에 하드 마스크 패턴을 이용하여 플로팅 게이트, ONO막 및 콘트롤게이트로 구성되는 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 상기 반도체 기판 표면에 이온주입을 통해 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 상기 반도체 기판 전면에 저온 산화막을 형성하는 단계와, 상기 저온 산화막을 상기 소오스/드레인 영역 및 게이트 전극의 상부를 노출시키도록 식각하는 단계와, 상기 저온 산화막을 습식식각을 통해 제거하는 단계와, 상기 게이트 전극 및 소오스/드레인 영역의 표면에 살리사이드를 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 의한 플래시 메모리 소자의 제조방법은 종래에 질화막과 산화막을 배리어막으로 사용하는 것을 LTO막으로 대체하여 습식 식각 공정을 단순화하고, 언더컷에 의한 소스와 드레인간의 채널 길이가 줄어드는 현상을 제어하는 효과를 가진다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 반도체 소자의 제조방법에 관하여 상세히 설명하기로 한다.
도 2a 내지 2d는 본 발명에 따른 플래시 메모리 소자의 제조방법을 나타내는 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 활성 소자 영역을 정의하기 위해 반도체 기판(100)에 소정의 거리만큼 이격된 복수의 소자분리막(미도시)을 형성한다. 그리고, 활성 소자 영역의 기판 내부에 웰(Well)(미도시)을 형성한다.
이후, 반도체 기판(100)의 활성 소자 영역에 터널산화막(120), 플로팅게이트용 제 1 폴리실리콘층(140a), ONO(oxide/nitride/oxide)구조의 층간절연막(160a) 및 콘트롤게이트용 제2 폴리실리콘층(180a)를 순차적으로 증착하고, 제 2 폴리실리콘층(180a) 상에 하드 마스크막용 무기물질을 증착한다. 이어서, 사진 식각 공정(PEP: Photo Etching Process)을 이용하여 하드 마스크막용 무기물질을 식각하여 게이트 전극(210)을 형성하기 위한 하드 마스크 패턴(190)을 형성하게 된다.
이어서, 도 2b에 도시된 바와 같이, 하드 마스크 패턴(190)을 마스크로 이용하여 소자 분리막에 수직한 방향으로 제 1 폴리실리콘층(140a), 층간절연막(160a) 및 제 2 폴리실리콘층(180a)을 소정의 폭만큼 식각하여, 플로팅 게이트(140), ONO 막(160) 및 콘트롤게이트(180)으로 구성되는 게이트 전극(210)을 형성한다.
이후, 게이트 전극(210)을 포함한 반도체 기판(100) 전면에 습식 산화(Wet Oxidation)에 비해 상대적으로 저온(180~220℃)에서 증착이 가능한 LTO막(Low Temperature Oxide)(270)을 형성한다. 이때, LTO막(270)은 5~120sec, SiH4 130~1100 sccm, N2O 150~1500 sccm의 공정조건으로 100~950Å의 두께로 형성되는 것이 바람직하다.
그런 다음, 도 2c에 도시된 바와 같이, 넌살리사이드 패터닝을 위해 사진 식각 공정(PEP)를 통해 살리사이드 형성 전에 살리사이드 형성 부분인 소오스/드레인 영역 및 게이트 전극(210)의 상부를 노출시키는 포토레지스트 패턴(미도시)를 형성한다. 그리고, 포토레지스트 패턴을 이용한 RIE 공정을 통해 LTO막(270)을 건식식각방식으로 식각한다.
이어서, 도 2d에 도시된 바와 같이, 게이트 전극(210)의 측벽에 있는 LTO막(270)을 습식식각을 통해 제거한다. 여기서, LTO막(270)은 180~220℃에서 증착하며 막질이 소프트하고 다공성(Porous)한 구조를 가지고 있으므로 습식 식각시에 화학용액의 농도를 약화시키고 최소 시간으로도 처리가 가능하며, ONO막(160)에 대한 데미지를 감소시킬 수 있다. 이때, LTO막(270)은 DHF(200:1)의 습식식각을 통해 제거된다.
도 3은 HTO와 LTO 막질간의 식각 비율(Etch Rate)를 구한 값을 나타낸 그래프이다.
도 3에 도시된 바와 같이, 종래의 HTO막은 850℃이상의 고온에서 증착하므로 막질이 밀집되어 있어 식각 비율이 LTO 막질에 비해 상대적으로 작다. 이러한 조건을 이용하여, DHF 200:1로 공정 시간 별로 확인해 본 결과, ONO구조에 데미지가 없는 조건은 10~120 sec였고, 이때의 LTO막질의 식각 비율은 종래의 HTO막질과 큰 차이가 있음을 확인할 수 있다. 이를 통해 LTO막을 사용함으로써 ONO구조에 데미지가 없으며, 습식 식각 공정을 단순화하여 언더컷의 발생을 억제할 수 있을 뿐 아니라, 후속 공정의 살리사이드 형성시 언더컷에 의해 살리사이드가 형성되는 영역이 증가하여 소스와 드레인 사이의 채널 길이가 줄어드는 현상을 제어할 수 있다.
다음으로, 게이트 전극(210) 양측의 기판(100) 표면에 이온주입을 통해 소오스/드레인 영역(미도시)을 형성한다.
그런 다음, 기판 결과물에 대해 예비-비정질 이온주입(pre-amorphous implant)을 수행하고, 반도체 기판(100) 상에 Ti/TiN을 증착하고 RTP 어닐링을 행하여 게이트 전극(210) 및 소오스/드레인 영역의 표면에 살리사이드(220)를 형성한다.
이러한 방법을 통해, 본 발명은 SBN을 사용하지 않고 1단계만으로 LTO막(270)을 제거하기 때문에 공정 프로세스가 감소하며, 언더컷 발생 정도를 약화시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설 명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 플래시 메모리 소자의 제조 방법을 나타낸 도면.
도 2a 내지 2d는 본 발명에 따른 플래시 메모리 소자의 제조방법을 나타내는 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체 기판 120: 터널산화막
140: 플로팅 게이트 160: ONO막
180: 콘트롤 게이트 210: 게이트전극
270: LTO막 220: 살리사이드
Claims (6)
- 반도체 기판 상에 하드 마스크 패턴을 이용하여 플로팅 게이트, ONO막 및 콘트롤게이트로 구성되는 게이트 전극을 형성하는 단계와,상기 게이트 전극을 포함한 상기 반도체 기판 전면에 저온 산화막을 형성하는 단계와,상기 저온 산화막을 상기 소오스/드레인 영역 및 게이트 전극의 상부를 노출시키도록 식각하는 단계와,상기 저온 산화막을 습식식각을 통해 제거하는 단계와,상기 게이트 전극 양측의 상기 반도체 기판 표면에 이온주입을 통해 소오스/드레인 영역을 형성하는 단계와,상기 게이트 전극 및 소오스/드레인 영역의 표면에 살리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 저온 산화막은 180~220℃에서 증착하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 저온 산화막은 5~120sec, SiH4 130~1100 sccm, N2O 150~1500 sccm의 공정조건으로 100~950Å의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 살리사이드를 형성하는 단계는상기 반도체 기판 상에 예비-비정질 이온주입을 수행하는 단계와,상기 반도체 기판 상에 Ti/TiN을 증착하는 단계와,상기 반도체 기판에 RTP 어닐링 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 저온 산화막은 DHF(200:1)의 습식식각으로 제거되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 저온 산화막을 상기 소오스/드레인 영역 및 게이트 전극의 상부를 노출시키도록 식각하는 단계는 건식식각을 이용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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