KR20060075368A - 반도체 소자의 절연막 스페이서 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 절연막 스페이서 형성 방법에 관한 것으로, 절연막 스페이서를 O2 플라즈마로 용이하게 제거할 수 있는 저유전 물질(low k material)로 형성함으로써, 절연막 스페이서 제거 시 반도체 기판 표면에 식각 손상이 발생되는 것을 방지하고, 게이트 라인의 이상산화를 방지하는 질화막이 식각되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
절연막 스페이서, 저유전물질, O2플라즈마,
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 절연막 스페이서 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 게이트 라인
103 : 저농도 불순물 영역 104 : 실링 질화막
105 : 버퍼 산화막 106 : 저유전 물질층
106a : 절연막 스페이서 107 : 고농도 불순물 영역
108 : 소오스/드레인
본 발명은 반도체 소자의 절연막 스페이서 형성 방법에 관한 것으로, 특히 절연막 스페이서 제거 시 반도체 기판에 손상되는 것을 방지할 수 있는 반도체 소자의 절연막 스페이서 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라, 트랜지스터나 플래시 메모리 셀의 사이즈도 감소한다.
한편, 트랜지스터나 플래시 메모리 셀의 게이트 라인 측벽에는 절연막 스페이서가 형성된다. 이로 인해, 게이트 라인의 간격은 보다 더 좁아지며, 후속 공정에서 층간 절연막을 형성할 때 게이트 라인 사이의 매립 특성이 저하되는 문제점이 발생된다. 이러한 이유로, 절연막 스페이서가 필요한 공정을 완료하고 층간 절연막을 형성하기 전에, 절연막 스페이서를 제거한다.
일반적으로, 절연막 스페이서는 질화막으로 형성되며, H3PO4를 사용하는 습식 식각 공정에 의해 제거된다. 그러나, 이러한 경우 H3PO4에 의해 반도체 기판의 표면에 식각 손상이 발생될 수 있다. 또한, 플래시 메모리 소자에서 게이트 라인의 표면에 이상산화를 방지하기 위하여 형성된 질화막이 함께 식각되어, 게이트 라인 상부층인 금속층이 노출되고, 이로 인해 금속층에 이상산화가 발생된다.
이렇듯, 절연막 스페이서는 반도체 소자의 제조 공정에서 반드시 필요하지만, 이를 제거하는 과정에서 많은 문제점들이 발생되고 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 절연막 스페이서 형성 방법은 절연막 스페이서를 O2 플라즈마로 용이하게 제거할 수 있는 저유전 물질(low k material)로 형성함으로써, 절연막 스페이서 제거 시 반도체 기판 표면에 식각 손상이 발생되는 것을 방지하고, 게이트 라인의 이상산화를 방지하는 질화막이 식각되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 절연막 스페이서 형성 방법은 반도체 기판에 형성된 게이트 라인의 측벽에 O2 플라즈마로 쉽게 제거되는 저유전 물질로 절연막 스페이서를 형성하는 단계, 및 절연막 스페이서 제거 시 O2 플라즈마로 식각하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 절연막 스페이서 형성 방법은 반도체 기판 상에 게이트 라인을 형성하는 단계와, 게이트 라인을 포함한 전체 구조 상에 버퍼 산화막을 형성하는 단계와, 버퍼 산화막 상에 O2 플라즈마로 쉽게 제거되는 저유전 물질로 이루어진 저유전 물질층을 순차적으로 형성하는 단계와, O2 플라즈마로 저유전 물질층을 식각하여 게이트 라인 측벽에 절연막 스페이서를 형성하는 단계와, 게이트 라인 및 절연막 스페이서를 이온주입 마스크로 사용하는 이온 주입 공정을 실시하여 소오스/드레인을 형성하는 단계, 및 절연막 스페이서를 O2 플라즈마를 이용한 식각 공정으로 제거하는 단계를 포함하며, 절연막 스페이서 식각 시 식각 선택비가 큰 버퍼 산화막이 식각 정지층의 역할을 하여 게이트 라인이 노출되는 것을 방지한다.
상기에서, 게이트 라인을 형성한 후 게이트 라인 가장자리의 반도체 기판에 저농도 불순물 영역을 형성하는 단계를 더 포함할 수 있다.
그리고, 버퍼 산화막을 형성하기 전에, 게이트 라인을 포함한 전체 구조 상에 실링 질화막을 형성하는 단계를 더 포함할 수 있다.
버퍼 산화막은 LP-TEOS로 형성할 수 있다.
저유전 물질층은 Benzocyclobutene, Fluorinated Polyimide, Polymide, Fluorinated Polyarylether, Polytetrafluoroetylene, PTFE-trifluoromethyl-difluoro-dioxole, Polynaphthalenem, Poltetrafluoroparaxylylene 및 Polyparaxylylene 중 어느 하나 또는 이들의 혼합물로 형성할 수 있다.
절연막 스페이서 식각 시 O2를 주식각 가스로 사용하고 불소혼합 가스, SxOx, SxFx 및 N2 중 어느 하나를 첨가 가스로 사용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 절연막 스페이서 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 게이트 라인(102)을 형성한다. 여기서, 일반 트랜지스터의 경우 게이트 라인(102)은 게이트 산화막, 게이트, 금속층, 및 하드마스크의 적층 구조로 형성된다. 금속층은 실리사이드층으로 형성될 수 있다. 한편, 플래시 메모리 소자의 경우 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트, 금속층 및 하드마스크의 적층 구조로 형성된다. 금속층은 텅스텐실리사이드층으로 형성되며, 소자의 집적도가 높아짐에 따라 비저항 특성을 향상시키기 위하여 텅스텐층으로 형성할 수도 있다.
이어서, 게이트 라인(102) 가장자리의 반도체 기판(101)에 저농도 불순물 영역(103)을 형성한다.
상기의 게이트 라인(102) 및 저농도 불순물 영역(103)을 형성하는 공정은 이 미 널리 공지된 기술이므로 자세한 설명은 생략하기로 한다.
도 1b를 참조하면, 게이트 라인(102)을 포함한 전체 구조 상에 실링 질화막(104), 버퍼 산화막(105) 및 저유전 물질층(106)을 순차적으로 형성한다. 여기서, 버퍼 산화막(105)은 LP-TEOS로 형성할 수 있다. 그리고, 저유전 물질층(106)은 O2 플라즈마로 용이하게 제거할 수 있는 물질로 형성하며, 예로써, Benzocyclobutene, Fluorinated Polyimide, Polymide, Fluorinated Polyarylether, Polytetrafluoroetylene, PTFE-trifluoromethyl-difluoro-dioxole, Polynaphthalenem, Poltetrafluoroparaxylylene 및 Polyparaxylylene 중 어느 하나 또는 이들의 혼합물로 저유전 물질층(106)을 형성할 수 있다.
도 1c를 참조하면, 전면 식각 공정으로 저유전 물질층(도 1b의 106)이 게이트 라인(102)의 측벽에만 잔류되도록 저유전 물질층(도 1b의 106)을 식각하여 절연막 스페이서(106a)를 형성한다.
도 1d를 참조하면, 게이트 라인(102)과 절연막 스페이서(106a)를 이온주입 마스크로 사용하는 이온주입 공정으로 불순물을 주입하여, 절연막 스페이서(106a) 가장자리의 반도체 기판(101)에 고농도 불순물 영역(107)을 형성한다. 이로써, 저농도 불순물 영역(103)과 고농도 불순물 영역(107)으로 이루어진 소오스/드레인(108)이 형성된다.
도 1e를 참조하면, 후속 공정으로 층간 절연막을 형성할 때 간격이 좁은 게이트 라인(102) 사이에서 층간 절연막의 매립 특성을 향상시키기 위하여, 게이트 라인(102) 측벽에 형성된 절연막 스페이서(도 1d의 106a)를 제거한다.
절연막 스페이서(도 1d의 106a)는 O2 플라즈마를 이용한 식각 공정으로 제거할 수 있다. 절연막 스페이서(도 1d의 106a)는 저유전 물질로 이루어져 있기 때문에, O2 플라즈마로 쉽게 제거할 수 있다. 좀 더 구체적으로 설명하면, 절연막 스페이서(도 1d의 106a) 식각 시 O2를 주식각 가스로 사용하고 불소혼합 가스, SxOx, SxFx 및 N2 중 어느 하나를 첨가 가스로 사용할 수 있다.
한편, 절연막 스페이서(도 1d의 106a)가 식각되면서 버퍼 산화막(105)이 노출되된다. 여기서, 버퍼 산화막(105)은 LP-TEOS로 형성되고 절연막 스페이서(도 1d의 106a)는 도 1b에서 서술된 물질로 형성되기 때문에, 버퍼 산화막(105)과 절연막 스페이서(도 1d의 106a)간의 식각 선택비는 충분히 크다. 즉, 버퍼 산화막(105)와 절연막 스페이서(도 1d의 106a)간의 식각 선택비는 절연막 스페이서(도 1d의 106a) 식각 시 버퍼 산화막(105)이 거의 식각되지 않을 정도의 값을 갖는다.
따라서, 절연막 스페이서(도 1d의 106a) 식각 시 버퍼 산화막(105)이 식각 정지막의 역할을 하여, 반도체 기판(101)에는 식각 손상이 발생되지 않는다. 뿐만 아니라, 일부 영역(특히, 게이트 라인 상부 모서리)에서 버퍼 산화막(105)이 식각된다 하더라도, 하부의 실링 질화막(104)에 의해 하부 요소가 노출되지 않는다.
이를 통해, 본원발명은 반도체 기판에 식각 손상이 발생되는 것을 방지하면서 절연막 스페이서를 보다 쉽게 제거하고, 게이트 라인이 노출되는 것을 방지하여 게이트 라인 상부의 금속층에 이상 산화가 발생되는 것을 방지할 수 있다.
상기에서 설명한 절연막 스페이서의 제조 방법은 플래시 메모리 소자의 제조 공정에서만 제한적으로 적용되는 것이 아니라, 절연막 스페이서를 형성하는 모든 반도체 소자의 제조 공정에 적용될 수 있다.
상술한 바와 같이, 본 발명은 절연막 스페이서를 O2 플라즈마로 용이하게 제거할 수 있는 저유전 물질(low k material)로 형성함으로써, 절연막 스페이서 제거 시 반도체 기판 표면에 식각 손상이 발생되는 것을 방지하고, 게이트 라인의 이상산화를 방지하는 질화막이 식각되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Claims (7)
- 반도체 기판에 형성된 게이트 라인의 측벽에 O2 플라즈마로 쉽게 제거되는 저유전 물질로 절연막 스페이서를 형성하는 단계; 및상기 절연막 스페이서 제거 시 상기 O2 플라즈마로 식각하는 단계를 포함하는 반도체 소자의 절연막 스페이서 형성 방법.
- 반도체 기판 상에 게이트 라인을 형성하는 단계;상기 게이트 라인을 포함한 전체 구조 상에 버퍼 산화막을 형성하는 단계;상기 버퍼 산화막 상에 O2 플라즈마로 쉽게 제거되는 저유전 물질로 이루어진 저유전 물질층을 순차적으로 형성하는 단계;상기 O2 플라즈마로 상기 저유전 물질층을 식각하여 상기 게이트 라인 측벽에 절연막 스페이서를 형성하는 단계;상기 게이트 라인 및 상기 절연막 스페이서를 이온주입 마스크로 사용하는 이온주입 공정을 실시하여 소오스/드레인을 형성하는 단계;상기 절연막 스페이서를 O2 플라즈마를 이용한 식각 공정으로 제거하는 단계를 포함하며,상기 절연막 스페이서 식각 시 식각 선택비가 큰 상기 버퍼 산화막이 식각 정지층의 역할을 하여 상기 게이트 라인이 노출되는 것을 방지하는 반도체 소자의 절연막 스페이서 형성 방법.
- 제 2 항에 있어서,상기 게이트 라인을 형성한 후 상기 게이트 라인 가장자리의 상기 반도체 기판에 저농도 불순물 영역을 형성하는 단계를 더 포함하는 반도체 소자의 절연막 스페이서 형성 방법.
- 제 2 항에 있어서, 상기 버퍼 산화막을 형성하기 전에,상기 게이트 라인을 포함한 전체 구조 상에 실링 질화막을 형성하는 단계를 더 포함하는 반도체 소자의 절연막 스페이서 형성 방법.
- 제 2 항에 있어서,상기 버퍼 산화막이 LP-TEOS로 형성되는 반도체 소자의 절연막 스페이서 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 저유전 물질층은 Benzocyclobutene, Fluorinated Polyimide, Polymide, Fluorinated Polyarylether, Polytetrafluoroetylene, PTFE-trifluoromethyl-difluoro-dioxole, Polynaphthalenem, Poltetrafluoroparaxylylene 및 Polyparaxylylene 중 어느 하나 또는 이들의 혼합물로 형성되는 반도체 소자의 절연막 스페이서 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 절연막 스페이서 식각 시 O2를 주식각 가스로 사용하고 불소혼합 가스, SxOx, SxFx 및 N2 중 어느 하나를 첨가 가스로 사용하는 반도체 소자의 절연막 스페이서 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101035614B1 (ko) * | 2008-10-23 | 2011-05-19 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조방법 |
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2004
- 2004-12-28 KR KR1020040114145A patent/KR20060075368A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101035614B1 (ko) * | 2008-10-23 | 2011-05-19 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조방법 |
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