JP2006019661A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 微細化が進められてもトランジスタのオン電流を十分に確保することができる半導体装置及びその製造方法を提供する。
【解決手段】 全面に高電圧トランジスタ用のゲート絶縁膜４を形成した後、低電圧領域内に存在するゲート絶縁膜４を除去する際に、活性領域３が露出した時点でエッチングを終了するのではなく、低電圧領域内において、活性領域３の表面よりも素子分離絶縁膜２の表面が、例えば１５ｎｍ程度低くなるまでオーバーエッチングを行う。次に、低電圧領域内の活性領域３に対して高温急速水素加熱処理を行う。この結果、低電圧領域内の活性領域３の表面から自然酸化膜が除去され、平坦度が増すと共に、角部が丸まる。
【選択図】 図５Ｊ

Description

本発明は、トランジスタのオン電流の増加を図った半導体装置及びその製造方法に関する。
近時、半導体装置の微細化が進められており、半導体装置を構成するＭＯＳトランジスタのオン電流が不足気味になることがある。
その一方で、ＭＯＳトランジスタのゲート酸化膜を形成する前に、高温急速加熱水素処理（ＲＴＨ）を活性領域に対して行うことにより、活性領域に存在する自然酸化膜を除去すると共に、平坦度を高めることができることが報告されている（非特許文献１）。
しかしながら、上述のようなＲＴＨを行ったとしても、オン電流を十分に得ることは困難である。
ＶＬＳＩ ｓｙｍｐｏｓｉｕｍ ２００１、 ｐ７９−８０
本発明は、微細化が進められてもトランジスタのオン電流を十分に確保することができる半導体装置及びその製造方法を提供することを目的とする。
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
本発明の一観点によれば、半導体基板と、前記半導体基板の表面に形成され、第１の活性領域を区画する素子分離絶縁膜と、前記第１の活性領域に形成された第１の電界効果トランジスタと、が設けられている。そして、前記素子分離絶縁膜の表面は前記第１の活性領域の表面よりも低い位置にあり、前記第１の活性領域の縁部は湾曲している半導体装置が提供される。
本発明の他の観点によれば、半導体基板の表面に、第１の活性領域を区画する素子分離絶縁膜を形成した後、前記素子分離絶縁膜の表面を前記第１の活性領域の表面よりも低下させる。次に、前記第１の活性領域に対し、高温急速加熱水素処理を行う。そして、前記第１の活性領域に第１の電界効果トランジスタを形成する半導体装置の製造方法が提供される。
本発明によれば、第１の活性領域と素子分離絶縁膜との間の段差の存在により、実効的なチャネル幅を広く確保することができる。このため、十分なオン電流を確保することができる。特に、高温急速加熱処理を行う場合には、Ｓｉ原子の移動によって、より大きいオン電流を得ることができる。
（本発明の骨子）
先ず、本発明の骨子について説明する。図１及び図２は、本発明の骨子を示す断面図である。
オン電流の低下の原因の一つとして、微細化に伴うゲート幅の減少が挙げられる。そして、ゲート幅の減少を抑制する方法の一つとして、半導体基板の表面にＳＴＩ（Shallow Trench Isolation）により素子分離絶縁膜を形成した後に、素子分離絶縁膜を過剰にエッチングすることにより、素子分離絶縁膜の表面と活性領域の表面との間に段差を形成することが考えられる。即ち、図１（ａ）に示すように、一般的に、Ｓｉ基板１の表面にＳＴＩにより素子分離絶縁膜２が形成された場合には、素子分離絶縁膜２により区画された活性領域３の表面と素子分離絶縁膜２の表面とは、ほぼ同じ高さになっている。これに対し、図１（ｂ）のように、素子分離絶縁膜２に対してオーバーエッチングを施すことにより、素子分離絶縁膜２の表面を低くすれば、設計上のゲート幅（Ｗdrawn）よりも実効的なゲート幅（Ｗeff）が大きくなり、大きなオン電流を得ることができる。
しかしながら、単に段差を形成しただけでは、活性領域の角部に電界集中が生じてしまう。この結果、寄生トランジスタが動作したり、ゲート絶縁膜の信頼性が低下したりする。
このような不具合に対し、本願発明者が鋭意検討を重ねたところ、素子分離絶縁膜２にオーバーエッチングを行った後に、高温急速加熱水素処理（ＲＴＨ）を活性領域３に対して行うことにより、電界集中を防止できることを見出した。即ち、先ず、図２（ａ）に示すように、段差を形成し、その後、ＲＴＨを行うと、図２（ｂ）に示すように、活性領域３の角部が丸まるのである。従来、ＲＴＨによる自然酸化膜の除去及び表面の平坦化は報告されているが、このような角部が丸まるという現象は知られていなかった。角部が丸まる理由としては、活性領域３の表面に存在するＳｉ原子の表面拡散が生じたことが挙げられる。そして、このように角部が丸まることにより、電界集中が生じにくくなる。また、オーバーエッチングとの相乗効果により、ＲＴＨ時により多くのＳｉ原子が移動し、実効的なゲート幅（Ｗeff）も容易に増加する。本願発明者は、このような現象を見出し、これを応用することにより、電界集中を抑制しながら、実効的なゲート幅を増加させることができ、大きいオン電流を得ることができることに想到した。
ここで、本願発明者が実際に行った実験の結果について説明する。この実験では、所謂マルチオキサイドプロセスにより、ゲート酸化膜の厚さが相違する２種類のトランジスタを備えたＣＭＯＳトランジスタを２種類の方法で作製した。即ち、この方法では、ゲート酸化膜の厚さが５．０ｎｍ程度の厚膜トランジスタ及びゲート酸化膜の厚さが１ｎｍ〜２ｎｍ程度の薄膜トランジスタを並行して形成した。これらのでは、厚膜トランジスタ用のゲート酸化膜を厚膜トランジスタ及び薄膜トランジスタの各形成領域に形成した後、フッ酸を用いて、薄膜トランジスタの形成領域に存在する厚膜トランジスタ用のゲート酸化膜を除去した。続いて、薄膜トランジスタの形成領域に、薄膜トランジスタ用のゲート酸化膜を形成した。但し、この実験では、厚膜トランジスタ用のゲート酸化膜を除去するためのウェットエッチング時に、意図的にオーバーエッチングを行った。一方の方法では、熱酸化膜に換算して８．５ｎｍ分のエッチングを行い、他方の方法では、熱酸化膜に換算して６．０ｎｍ分のエッチングを行った。ゲート酸化膜の厚さが５．０ｎｍであるため、前者は７０％（３．５ｎｍ）のオーバーエッチングであり、後者は２０％（１．０ｎｍ）のオーバーエッチングである。なお、素子分離絶縁膜としては、ＨＤＰ（High Density Plasma）酸化膜を形成した。
そして、このような方法で作製したトランジスタについて、実効的なゲート幅（Ｗeff）を測定した。この結果を図３に示す。上述のように、オーバーエッチングの差は、熱酸化膜に換算して２．５ｎｍであるが、ＨＤＰ酸化膜は熱酸化膜よりも１．５倍程度速い速度でエッチングされるため、素子分離絶縁膜のエッチング量の差は４ｎｍ程度と見積もられる。そして、ゲートの幅方向の両端でこの程度の差が生じるため、実効的なゲート幅（Ｗeff）の差は８ｎｍ程度になると考えられる。しかし、実際の測定によると、図３に示すように、１０ｎｍ以上の差が生じていた。このことからも、オーバーエッチングによって外部に晒される活性領域の面積が増加し、ＲＴＨの際により多くのＳｉ原子が移動していることが裏付けられる。
また、上述のような２種類の方法で製造したトランジスタのオン電流を測定したところ、図４に示す結果が得られた。図４に示すグラフの縦軸は、設計上のゲート幅（Ｗdrawn）１μｍ当たりのオン電流を示している。図４に示すように、オーバーエッチングが多い方法で作製された試料ほど、オン電流が大きくなった。そして、この傾向は、特にゲート幅が狭いほど顕著であった。なお、測定対象としたトランジスタにおける段差は、７０％のオーバーエッチングを行ったものでは、１５ｎｍとなっており、２０％のオーバーエッチングを行ったものでは、１１ｎｍとなっていた。
このように、素子分離絶縁膜と活性領域との間に段差を形成し、且つ、ＲＴＨを行うことにより、電界集中を抑制しながら、実効的なゲート幅を増加させることができ、大きいオン電流を得ることができるのである。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。なお、便宜上、半導体装置の構成については、その製造方法と共に説明する。
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図５Ａ乃至図５Ｊは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。また、図６は、図５Ｇに示す断面に対する平面図であり、図６中のＩ−Ｉ線に沿った断面図が図５Ｇである。図７は、図５Ｇに示す断面に直交する断面を示す断面図である。図８は、図７に示す断面に対する平面図であり、図８中のＩ−Ｉ線に沿った断面図が図７である。
第１の実施形態では、マルチオキサイドプロセスにより、例えばゲート絶縁膜の厚さが異なる２種類のＭＯＳトランジスタを備えた半導体装置を製造する。そして、薄いゲート絶縁膜を備えたＭＯＳトランジスタ（低電圧トランジスタ）を形成する領域を低電圧領域といい、厚いゲート絶縁膜を備えたＭＯＳトランジスタ（高電圧トランジスタ）を形成する領域を高電圧領域ということとする。
第１の実施形態では、先ず、図５Ａに示すように、半導体基板、例えばＳｉ基板１に素子分離絶縁膜２を形成することにより、活性領域３を区画する。このとき、素子分離絶縁膜２の表面が活性領域３の表面よりも、例えば４ｎｍ程度低い位置にあるとする。
次に、図５Ｂに示すように、熱酸化により、低電圧領域及び高電圧領域において、活性領域３の表面に高電圧トランジスタ用のゲート絶縁膜４を形成する。ゲート絶縁膜４の厚さは、例えば５ｎｍとする。この熱酸化により、活性領域３の表面に存在するＳｉが２ｎｍ程度分だけ消費される。従って、活性領域３の表面と素子分離絶縁膜２の表面との差は２ｎｍ程度となる。
次いで、図５Ｃに示すように、低電圧領域を露出し、高電圧領域を覆うレジストパターン５を形成する。
その後、図５Ｄに示すように、レジストパターン５をマスクとして、例えばフッ酸を用いたウェットエッチングを行うことにより、低電圧領域内に存在するゲート絶縁膜４を除去する。このとき、活性領域３が露出した時点でエッチングを終了するのではなく、低電圧領域内において、活性領域３の表面よりも素子分離絶縁膜２の表面が、例えば１５ｎｍ程度低くなるまでオーバーエッチングを行う。このようなオーバーエッチングを行うためには、例えば熱酸化膜を８．５ｎｍ除去する条件でウェットエッチングを行えばよい。
続いて、図５Ｅに示すように、レジストパターン５を除去し、低電圧領域内の活性領域３に対してＲＴＨを行う。この結果、低電圧領域内の活性領域３の表面から自然酸化膜が除去され、平坦度が増すと共に、角部が丸まる。
次に、図５Ｆに示すように、低電圧領域内の活性領域３の表面に、熱酸化により低電圧動作トランジスタ用のゲート絶縁膜６を形成する。ゲート絶縁膜６の厚さは、例えば１．８ｎｍとする。
次いで、全面にポリＳｉ膜を形成し、これをパターニングすることにより、図５Ｇ及び図６〜図８に示すように、ゲート電極７を形成する。このとき、高電圧トランジスタ用のゲート電極７のゲート長を低電圧トランジスタ用のゲート電極７のゲート長よりも長くする。
その後、図５Ｈに示すように、イオン注入により、エクステンション層８をゲート電極７の側方の活性領域３の表面に形成する。
続いて、全面に絶縁膜を形成し、これをエッチバックすることにより、図５Ｉに示すように、ゲート電極７の側方にサイドウォール９を形成する。次に、イオン注入により、ソースドレイン拡散層（ＳＤ拡散層）１０を形成する。次いで、活性化アニールを行うことにより、エクステンション層８中の不純物及びＳＤ拡散層１０中の不純物を活性化させる。
次いで、図５Ｊに示すように、ＳＤ拡散層１０およびゲート電極７の表面にシリサイド層１１を形成する。その後、全面に層間絶縁膜１２を形成し、これにコンタクトホールを形成する。続いて、コンタクトホール内にコンタクトプラグ１３を埋め込み、層間絶縁膜１２上に配線１４を形成する。
その後、上層の配線等を形成して、ゲート絶縁膜の厚さが相違する２種類のＭＯＳトランジスタを備えた半導体装置を完成させる。
このような第１の実施形態によれば、素子分離絶縁膜２の意図的なオーバーエッチングとＲＴＨとを組み合わせているので、電界集中を回避しながら、実効的なゲート幅を大きく確保することができ、ひいては大きなオン電流を得ることができる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図９Ａ乃至図９Ｆは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第２の実施形態では、高電圧トランジスタにもＲＴＨを施す。
第２の実施形態では、先ず、図９Ａに示すように、半導体基板、例えばＳｉ基板１に素子分離絶縁膜２を形成することにより、活性領域３を区画する。このとき、素子分離絶縁膜２の表面が活性領域３の表面よりも、例えば８ｎｍ程度低い位置にあるとする。
次に、高電圧活性領域及び低電圧領域内の各活性領域３に対してＲＴＨを行う。この結果、図９Ｂに示すように、活性領域３の表面から自然酸化膜が除去され、平坦度が増すと共に、角部が丸まる。次いで、図９Ｂに示すように、熱酸化により、低電圧領域及び高電圧領域において、活性領域３の表面に高電圧トランジスタ用のゲート絶縁膜４を形成する。ゲート絶縁膜４の厚さは、例えば５ｎｍとする。この熱酸化により、活性領域３の表面に存在するＳｉが２ｎｍ程度分だけ消費される。従って、活性領域３の表面と素子分離絶縁膜２の表面との差は６ｎｍ程度となる。
その後、図９Ｃに示すように、低電圧領域を露出し、高電圧領域を覆うレジストパターン５を形成する。
続いて、図９Ｄに示すように、レジストパターン５をマスクとして、例えばフッ酸を用いたウェットエッチングを行うことにより、低電圧領域内に存在するゲート絶縁膜４を除去する。このとき、活性領域３が露出した時点でエッチングを終了するのではなく、低電圧領域内において、活性領域３の表面よりも素子分離絶縁膜２の表面が、例えば１５ｎｍ程度低くなるまでオーバーエッチングを行う。このようなオーバーエッチングを行うためには、例えば熱酸化膜を６ｎｍ除去する条件、即ち素子分離絶縁膜２を９ｎｍ除去する条件でウェットエッチングを行えばよい。
続いて、図９Ｅに示すように、レジストパターン５を除去し、低電圧領域内の活性領域３に対してのみＲＴＨを行う。この結果、低電圧領域内の活性領域３の表面から自然酸化膜が除去され、平坦度が増すと共に、角部がより丸まる。
次に、図９Ｆに示すように、低電圧領域内の活性領域３の表面に、熱酸化により低電圧動作トランジスタ用のゲート絶縁膜６を形成する。ゲート絶縁膜６の厚さは、例えば１．８ｎｍとする。
その後、第１の実施形態と同様にして、ゲート電極の形成以降の処理を行うことにより、半導体装置を完成させる。
このような第２の実施形態によっても、第１の実施形態と同様の効果が得られる。また、低電圧領域に対しては、２度のＲＴＨを行うため、より高い効果が得られる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。一般に、低電圧トランジスタの動作電圧は等しいが、高電圧トランジスタの動作電圧が異なる複数種類の半導体装置の製造が要求される場合がある。このような場合、高電圧トランジスタ用のゲート絶縁膜の厚さが相違することとなるため、ゲート絶縁膜を形成する際の活性領域におけるＳｉの消費量が相違する。例えば、図１０Ａに示すように、高電圧トランジスタ用に３ｎｍのゲート絶縁膜４ａを形成する場合のＳｉの消費量が１．３５ｎｍ程度分であるのに対し、図１０Ｂに示すように、同じ条件で７．４５ｎｍのゲート絶縁膜４ｂを形成した場合には、Ｓｉの消費量が３．３５ｎｍ程度分である。この結果、ゲート酸化膜を形成した後の活性領域と素子分離絶縁膜との差に、２ｎｍの相違が生じる。従って、オーバーエッチングを全て同じ条件で行ったのでは、低電圧領域における段差が一定とならず、低電圧トランジスタの特性相違が生じてしまう。
そこで、第３の実施形態では、予め、高電圧トランジスタ用のゲート絶縁膜を形成する際に活性領域の表面が低下する量を求めておき、この量に応じてオーバーエッチングの程度を調整する。以下、ゲート絶縁膜の厚さが１．８ｎｍの低電圧トランジスタ、及びゲート絶縁膜の厚さが３ｎｍの高電圧トランジスタを備えた第１の半導体装置を製造する方法と、ゲート絶縁膜の厚さが１．８ｎｍの低電圧トランジスタ、及びゲート絶縁膜の厚さが７．４５ｎｍの高電圧トランジスタを備えた第２の半導体装置を製造する方法と、について説明する。
第１の半導体装置の製造に当たっては、先ず、図１１Ａに示すように、半導体基板、例えばＳｉ基板１に素子分離絶縁膜２を形成することにより、活性領域３を区画する。このとき、素子分離絶縁膜２の表面が活性領域３の表面よりも、例えば４ｎｍ程度低い位置にあるとする。
次に、図１１Ｂに示すように、熱酸化により、低電圧領域及び高電圧領域において、活性領域３の表面に高電圧トランジスタ用のゲート絶縁膜４ａを形成する。ゲート絶縁膜４ａの厚さは３ｎｍとする。この熱酸化により、活性領域３の表面に存在するＳｉが１．３５ｎｍ程度分だけ消費される。従って、活性領域３の表面と素子分離絶縁膜２の表面との差は２．６５ｎｍ程度となる。なお、Ｓｉの消費量は、予め測定しておくことが好ましい。
次いで、図１１Ｃに示すように、低電圧領域を露出し、高電圧領域を覆うレジストパターン５を形成する。その後、レジストパターン５をマスクとして、例えばフッ酸を用いたウェットエッチングを行うことにより、低電圧領域内に存在するゲート絶縁膜４ａを除去する。このとき、活性領域３の表面よりも素子分離絶縁膜２の表面が、例えば１５．６５ｎｍ程度低くなるまでオーバーエッチングを行う。このようなオーバーエッチングを行うためには、例えば熱酸化膜を８．５ｎｍ除去する条件、即ち素子分離絶縁膜２を１３ｎｍ除去する条件でウェットエッチングを行えばよい。なお、このウェットエッチングの条件は、Ｓｉの消費量に応じて定められる。
一方、第１の半導体装置の製造に当たっては、先ず、図１２Ａに示すように、Ｓｉ基板１に素子分離絶縁膜２を形成することにより、活性領域３を区画する。
次に、図１２Ｂに示すように、熱酸化により、低電圧領域及び高電圧領域において、活性領域３の表面に高電圧トランジスタ用のゲート絶縁膜４ｂを形成する。ゲート絶縁膜４ｂの厚さは７．４５ｎｍとする。この熱酸化により、活性領域３の表面に存在するＳｉが３．３５ｎｍ程度分だけ消費される。従って、活性領域３の表面と素子分離絶縁膜２の表面との差は０．６５ｎｍ程度となる。なお、Ｓｉの消費量は、予め測定しておくことが好ましい。
次いで、図１２Ｃに示すように、低電圧領域を露出し、高電圧領域を覆うレジストパターン５を形成する。その後、レジストパターン５をマスクとして、例えばフッ酸を用いたウェットエッチングを行うことにより、低電圧領域内に存在するゲート絶縁膜４ｂを除去する。このとき、活性領域３の表面よりも素子分離絶縁膜２の表面が、例えば１５．６５ｎｍ程度低くなるまでオーバーエッチングを行う。このようなオーバーエッチングを行うためには、例えば熱酸化膜を１０ｎｍ除去する条件、即ち素子分離絶縁膜２を１５ｎｍ除去する条件でウェットエッチングを行えばよい。なお、このウェットエッチングの条件は、Ｓｉの消費量に応じて定められる。
このような第３の実施形態によれば、種々の半導体装置において、低電圧トランジスタの特性を一定に保持したまま、高電圧トランジスタの特性を所望のものに適宜調整することができる。
（付記１）
半導体基板と、
前記半導体基板の表面に形成され、第１の活性領域を区画する素子分離絶縁膜と、
前記第１の活性領域に形成された第１の電界効果トランジスタと、
を有し、
前記素子分離絶縁膜の表面は前記第１の活性領域の表面よりも低い位置にあり、
前記第１の活性領域の縁部は湾曲していることを特徴とする半導体装置。
（付記２）
前記第１の電界効果トランジスタは、厚さが２ｎｍ以下のゲート絶縁膜を有することを特徴とする付記１に記載の半導体装置。
（付記３）
前記素子分離絶縁膜の表面と前記第１の活性領域の表面との段差は５ｎｍ乃至２０ｎｍであることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記素子分離絶縁膜により、前記第１の活性領域から離間した位置に第２の活性領域が区画され、
前記第２の活性領域に第２の電界効果トランジスタが形成され、
前記第２の電界効果トランジスタのゲート絶縁膜は、前記第１の電界効果トランジスタのゲート絶縁膜よりも厚いことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記素子分離絶縁膜の表面と前記第２の活性領域の表面との段差は、前記素子分離絶縁膜の表面と前記第１の活性領域の表面との段差よりも小さいことを特徴とする付記４に記載の半導体装置。
（付記６）
前記第２の活性領域の縁部は湾曲していることを特徴とする付記４又は５に記載の半導体装置。
（付記７）
半導体基板の表面に、第１の活性領域を区画する素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の表面を前記第１の活性領域の表面よりも低下させる工程と、
前記第１の活性領域に第１の電界効果トランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記８）
前記第１の電界効果トランジスタを形成する工程は、厚さが２ｎｍ以下のゲート絶縁膜を形成する工程を有することを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記素子分離絶縁膜の表面と前記第１の活性領域の表面との段差を５ｎｍ乃至２０ｎｍとすることを特徴とする付記７又は８に記載の半導体装置の製造方法。
（付記１０）
前記素子分離絶縁膜として、前記第１の活性領域から離間した位置に第２の活性領域を区画するものを形成し、
前記第１の電界効果トランジスタを形成する工程と並行して、前記第２の活性領域に第２の電界効果トランジスタを形成し、
前記第２の電界効果トランジスタのゲート絶縁膜を、前記第１の電界効果トランジスタのゲート絶縁膜よりも厚くすることを特徴とする付記７乃至９のいずれか１項に記載の半導体装置の製造方法。
（付記１１）
前記素子分離絶縁膜の表面と前記第２の活性領域の表面との段差を、前記素子分離絶縁膜の表面と前記第１の活性領域の表面との段差よりも小さくすることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記第１及び第２の電界効果トランジスタを形成する前に、前記第１の活性領域及び前記第２の活性領域に対し、高温急速加熱水素処理を行う工程を更に有することを特徴とする付記１０又は１１に記載の半導体装置の製造方法。
（付記１３）
前記素子分離絶縁膜の表面を前記第１の活性領域の表面よりも低下させる工程は、
前記第２の電界効果トランジスタのゲート絶縁膜を形成する際に消費される前記第１の活性領域中のＳｉの量に応じて、前記素子分離絶縁膜をエッチングする工程を有することを特徴とする付記１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
（付記１４）
半導体基板の表面に、第１及び第２の活性領域を区画する素子分離絶縁膜を形成する工程と、
前記第１及び第２の活性領域に第１のゲート絶縁膜を形成する工程と、
前記第１の活性領域内の前記第１のゲート絶縁膜を除去すると共に、前記第１の活性領域を囲む前記素子分離絶縁膜の表面を前記第１の活性領域の表面よりも低下させる工程と、
前記第１の活性領域に対して熱処理を行う工程と、
前記第１の活性領域に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形成する工程と、
前記第１及び第２のゲート絶縁膜上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１５）
前記素子分離絶縁膜を形成する工程と前記第１のゲート絶縁膜を形成する工程との間に、前記第１及び第２の活性領域に対し、高温急速加熱水素処理を行う工程を有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記第２のゲート絶縁膜の厚さを２ｎｍ以下とすることを特徴とする付記１４又は１５に記載の半導体装置の製造方法。
（付記１７）
前記素子分離絶縁膜の表面と前記第１の活性領域の表面との段差を５ｎｍ乃至２０ｎｍとすることを特徴とする付記１４乃至１６のいずれか１項に記載の半導体装置の製造方法。
（付記１８）
前記素子分離絶縁膜の表面を前記第１の活性領域の表面よりも低下させる工程は、
前記第１のゲート絶縁膜を形成する際に消費される前記第１の活性領域中のＳｉの量に応じて、前記素子分離絶縁膜をエッチングする工程を有することを特徴とする付記１４乃至１７のいずれか１項に記載の半導体装置の製造方法。
（付記１９）
前記第１の活性領域に対する前記熱処理を水素雰囲気下で行うことを特徴とする付記１４乃至１８のいずれか１項に記載の半導体装置の製造方法。
本発明の骨子を示す断面図である。 同じく、本発明の骨子を示す断面図である。 設計上のゲート幅と実効的なゲート幅との関係を示すグラフである。 設計上のゲート幅とオン電流との関係を示すグラフである。 本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ａに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ｂに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ｃに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ｄに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ｅに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ｆに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ｇに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ｈに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ｉに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ｇに示す断面に対する平面図である。 図５Ｇに示す断面に直交する断面を示す断面図である。 図７に示す断面に対する平面図である。 本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図９Ａに引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図９Ｂに引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図９Ｃに引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図９Ｄに引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図９Ｅに引き続き、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 比較的薄い高電圧トランジスタ用のゲート絶縁膜を示す断面図である。 比較的厚い高電圧トランジスタ用のゲート絶縁膜を示す断面図である。 本発明の第３の実施形態に係る半導体装置（第１の半導体装置の部分）の製造方法を工程順に示す断面図である。 図１１Ａに引き続き、第１の半導体装置の部分の製造方法を工程順に示す断面図である。 図１１Ｂに引き続き、第１の半導体装置の部分の製造方法を工程順に示す断面図である。 本発明の第３の実施形態に係る半導体装置（第２の半導体装置の部分）の製造方法を工程順に示す断面図である。 図１２Ａに引き続き、第２の半導体装置の部分の製造方法を工程順に示す断面図である。 図１２Ｂに引き続き、第２の半導体装置の部分の製造方法を工程順に示す断面図である。
符号の説明
１：Ｓｉ基板
２：素子分離絶縁膜
３：活性領域
４、６：ゲート絶縁膜
５：レジストパターン
７：ゲート電極
８：エクステンション層
９：サイドウォール
１０：ＳＤ拡散層
１１：シリサイド層
１２：層間絶縁膜
１３：コンタクトプラグ
１４：配線

Claims (10)

  1. 半導体基板と、
    前記半導体基板の表面に形成され、第１の活性領域を区画する素子分離絶縁膜と、
    前記第１の活性領域に形成された第１の電界効果トランジスタと、
    を有し、
    前記素子分離絶縁膜の表面は前記第１の活性領域の表面よりも低い位置にあり、
    前記第１の活性領域の縁部は湾曲していることを特徴とする半導体装置。
  2. 前記第１の電界効果トランジスタは、厚さが２ｎｍ以下のゲート絶縁膜を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記素子分離絶縁膜の表面と前記第１の活性領域の表面との段差は５ｎｍ乃至２０ｎｍであることを特徴とする請求項１又は２に記載の半導体装置。
  4. 半導体基板の表面に、第１の活性領域を区画する素子分離絶縁膜を形成する工程と、
    前記素子分離絶縁膜の表面を前記第１の活性領域の表面よりも低下させる工程と、
    前記第１の活性領域に第１の電界効果トランジスタを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  5. 前記素子分離絶縁膜として、前記第１の活性領域から離間した位置に第２の活性領域を区画するものを形成し、
    前記第１の電界効果トランジスタを形成する工程と並行して、前記第２の活性領域に第２の電界効果トランジスタを形成し、
    前記第２の電界効果トランジスタのゲート絶縁膜を、前記第１の電界効果トランジスタのゲート絶縁膜よりも厚くすることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 半導体基板の表面に、第１及び第２の活性領域を区画する素子分離絶縁膜を形成する工程と、
    前記第１及び第２の活性領域に第１のゲート絶縁膜を形成する工程と、
    前記第１の活性領域内の前記第１のゲート絶縁膜を除去すると共に、前記第１の活性領域を囲む前記素子分離絶縁膜の表面を前記第１の活性領域の表面よりも低下させる工程と、
    前記第１の活性領域に対して熱処理を行う工程と、
    前記第１の活性領域に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形成する工程と、
    前記第１及び第２のゲート絶縁膜上にゲート電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  7. 前記素子分離絶縁膜を形成する工程と前記第１のゲート絶縁膜を形成する工程との間に、前記第１及び第２の活性領域に対し、高温急速加熱水素処理を行う工程を有することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記第２のゲート絶縁膜の厚さを２ｎｍ以下とすることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
  9. 前記第１の活性領域に対する前記熱処理を水素雰囲気下で行うことを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記素子分離絶縁膜の表面を前記第１の活性領域の表面よりも低下させる工程は、
    前記第１のゲート絶縁膜を形成する際に消費される前記第１の活性領域中のＳｉの量に応じて、前記素子分離絶縁膜をエッチングする工程を有することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124172A (ja) * 2006-11-10 2008-05-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2009272527A (ja) * 2008-05-09 2009-11-19 Toshiba Corp 半導体装置及び半導体装置の製造方法
WO2009157040A1 (ja) * 2008-06-25 2009-12-30 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
KR100983241B1 (ko) * 2007-08-10 2010-09-20 후지쯔 세미컨덕터 가부시키가이샤 반도체장치 및 그 제조 방법
JP2011502351A (ja) * 2007-10-31 2011-01-20 アギア システムズ インコーポレーテッド ランダム・アクセス・メモリ・デバイスのトレンチ・キャパシタ漏洩電流を低減する方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4085891B2 (ja) * 2003-05-30 2008-05-14 ソニー株式会社 半導体装置およびその製造方法
CN100501998C (zh) * 2005-04-11 2009-06-17 恩益禧电子股份有限公司 半导体器件
US8921193B2 (en) * 2006-01-17 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-gate dielectric process using hydrogen annealing
US8035168B2 (en) 2006-02-27 2011-10-11 Synopsys, Inc. Elevation of transistor channels to reduce impact of shallow trench isolation on transistor performance
DE102006025364B4 (de) * 2006-05-31 2015-01-22 Globalfoundries Inc. Verfahren zum Vergrößern des Transistordurchlassstromes durch Vertiefen eines Isolationsgrabens
JP2007329346A (ja) * 2006-06-08 2007-12-20 Elpida Memory Inc 半導体装置とその製造方法
KR101030101B1 (ko) 2006-06-30 2011-04-20 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치와 반도체 장치의 제조 방법
JP5125036B2 (ja) * 2006-09-06 2013-01-23 富士通セミコンダクター株式会社 半導体装置の製造方法
US7808071B2 (en) * 2008-07-02 2010-10-05 Texas Instruments Incorporated Semiconductor device having improved oxide thickness at a shallow trench isolation edge and method of manufacture thereof
US8053322B2 (en) * 2008-12-29 2011-11-08 Texas Instruments Incorporated Epitaxial deposition-based processes for reducing gate dielectric thinning at trench edges and integrated circuits therefrom
DE102009006886B4 (de) * 2009-01-30 2012-12-06 Advanced Micro Devices, Inc. Verringerung von Dickenschwankungen einer schwellwerteinstellenden Halbleiterlegierung durch Verringern der Strukturierungsungleichmäßigkeiten vor dem Abscheiden der Halbleiterlegierung
JP2010258224A (ja) * 2009-04-24 2010-11-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20130065226A (ko) * 2011-12-09 2013-06-19 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US9362272B2 (en) 2012-11-01 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral MOSFET

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6085539A (ja) * 1983-10-17 1985-05-15 Toshiba Corp 半導体装置の製造方法
JPH08335700A (ja) * 1995-06-08 1996-12-17 Nec Corp Ｍｏｓ電界効果トランジスタ
JPH1012716A (ja) * 1996-06-20 1998-01-16 Toshiba Corp 半導体装置の製造方法
JP2001035913A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001068652A (ja) * 1999-08-30 2001-03-16 Toshiba Corp 半導体装置及び不揮発性半導体記憶装置の製造方法
JP2002231945A (ja) * 2001-02-06 2002-08-16 Denso Corp 半導体装置の製造方法
JP2003197788A (ja) * 2001-12-22 2003-07-11 Hynix Semiconductor Inc フラッシュメモリセルの製造方法
JP2003229479A (ja) * 2002-01-31 2003-08-15 Fuji Electric Co Ltd 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
KR100475081B1 (ko) * 2002-07-09 2005-03-10 삼성전자주식회사 Sonos형 eeprom 및 그 제조방법
KR100480897B1 (ko) * 2002-12-09 2005-04-07 매그나칩 반도체 유한회사 반도체소자의 소자분리막 형성방법
KR100520222B1 (ko) * 2003-06-23 2005-10-11 삼성전자주식회사 반도체 소자에서의 듀얼 게이트 산화막 구조 및 그에 따른형성방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6085539A (ja) * 1983-10-17 1985-05-15 Toshiba Corp 半導体装置の製造方法
JPH08335700A (ja) * 1995-06-08 1996-12-17 Nec Corp Ｍｏｓ電界効果トランジスタ
JPH1012716A (ja) * 1996-06-20 1998-01-16 Toshiba Corp 半導体装置の製造方法
JP2001035913A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001068652A (ja) * 1999-08-30 2001-03-16 Toshiba Corp 半導体装置及び不揮発性半導体記憶装置の製造方法
JP2002231945A (ja) * 2001-02-06 2002-08-16 Denso Corp 半導体装置の製造方法
JP2003197788A (ja) * 2001-12-22 2003-07-11 Hynix Semiconductor Inc フラッシュメモリセルの製造方法
JP2003229479A (ja) * 2002-01-31 2003-08-15 Fuji Electric Co Ltd 半導体装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124172A (ja) * 2006-11-10 2008-05-29 Fujitsu Ltd 半導体装置及びその製造方法
KR100983241B1 (ko) * 2007-08-10 2010-09-20 후지쯔 세미컨덕터 가부시키가이샤 반도체장치 및 그 제조 방법
US7998806B2 (en) 2007-08-10 2011-08-16 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
US8258570B2 (en) 2007-08-10 2012-09-04 Fujitsu Semiconductor Limited Semiconductor device
US8460992B2 (en) 2007-08-10 2013-06-11 Fujitsu Semiconductor Limited Semiconductor device and method of manufacturing the same
JP2011502351A (ja) * 2007-10-31 2011-01-20 アギア システムズ インコーポレーテッド ランダム・アクセス・メモリ・デバイスのトレンチ・キャパシタ漏洩電流を低減する方法
JP2009272527A (ja) * 2008-05-09 2009-11-19 Toshiba Corp 半導体装置及び半導体装置の製造方法
WO2009157040A1 (ja) * 2008-06-25 2009-12-30 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US8362530B2 (en) 2008-06-25 2013-01-29 Fujitsu Semiconductor Limited Semiconductor device including MISFET and its manufacture method
JP5158197B2 (ja) * 2008-06-25 2013-03-06 富士通セミコンダクター株式会社 半導体装置及びその製造方法

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