JP2003229479A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
Abstract
(57)【要約】
【課題】 トレンチ側壁にゲート絶縁膜を形成する前
に、トレンチ内部の残渣を除去する処理、トレンチ側壁
を平坦化する処理、およびトレンチコーナー部を丸める
処理を制御性よく、かつ再現性よくおこなうこと。 【解決手段】 トレンチを形成し、側壁保護膜を除去し
た後、水素濃度が５０〜１００％の雰囲気中で、常圧
で、９５０〜１０５０℃で５〜３０秒間、水素アニール
処理をおこない、水素アニールによる酸化膜のエッチン
グ作用により、トレンチ内部に取りきれずに残ったＳｉ
Ｏ2系の残渣を除去し、トレンチ側壁を平坦化する。つ
づいて、水素の分圧が１０００ｐｐｍ〜１００％の雰囲
気中で、１０ｍTorr〜７６０Torrの圧力で、９５０〜１
０５０℃の温度で１〜１０分間の水素アニール処理をお
こない、シリコン原子の表面拡散作用により、トレンチ
コーナー部を丸める。その後、ゲート絶縁膜を形成す
る。
に、トレンチ内部の残渣を除去する処理、トレンチ側壁
を平坦化する処理、およびトレンチコーナー部を丸める
処理を制御性よく、かつ再現性よくおこなうこと。 【解決手段】 トレンチを形成し、側壁保護膜を除去し
た後、水素濃度が５０〜１００％の雰囲気中で、常圧
で、９５０〜１０５０℃で５〜３０秒間、水素アニール
処理をおこない、水素アニールによる酸化膜のエッチン
グ作用により、トレンチ内部に取りきれずに残ったＳｉ
Ｏ2系の残渣を除去し、トレンチ側壁を平坦化する。つ
づいて、水素の分圧が１０００ｐｐｍ〜１００％の雰囲
気中で、１０ｍTorr〜７６０Torrの圧力で、９５０〜１
０５０℃の温度で１〜１０分間の水素アニール処理をお
こない、シリコン原子の表面拡散作用により、トレンチ
コーナー部を丸める。その後、ゲート絶縁膜を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に形成
されたトレンチ内にゲート絶縁膜が形成された構成の半
導体装置の製造方法に関し、特にゲート絶縁膜の形成前
にトレンチ側壁のクリーニング処理およびトレンチコー
ナー部の丸め処理をおこなうトレンチＭＯＳ型半導体装
置の製造方法に関する。
されたトレンチ内にゲート絶縁膜が形成された構成の半
導体装置の製造方法に関し、特にゲート絶縁膜の形成前
にトレンチ側壁のクリーニング処理およびトレンチコー
ナー部の丸め処理をおこなうトレンチＭＯＳ型半導体装
置の製造方法に関する。
【０００２】
【従来の技術】従来より、トレンチＭＯＳ型半導体装置
の製造方法として、半導体基板の表面層にトレンチを形
成した後、それにつづいてゲート絶縁膜を形成する方法
が知られている。図２０〜図２２は、従来の半導体装置
の製造方法により製造されるトレンチＭＯＳ型半導体装
置の製造途中の構成を示す断面図である。
の製造方法として、半導体基板の表面層にトレンチを形
成した後、それにつづいてゲート絶縁膜を形成する方法
が知られている。図２０〜図２２は、従来の半導体装置
の製造方法により製造されるトレンチＭＯＳ型半導体装
置の製造途中の構成を示す断面図である。
【０００３】従来は、まずシリコン半導体基板１の表面
上に所望のパターンのシリコン酸化膜２を形成し、これ
をマスクとしてトレンチエッチングをおこない、シリコ
ン半導体基板１にトレンチ３を形成する（図２０）。こ
のとき、トレンチ側壁にＳｉＯ2系の側壁保護膜４が生
成されるため、トレンチエッチングにつづいて、ＨＦ系
エッチング液を用いて側壁保護膜４を除去する。また、
シリコン酸化膜２も除去する（図２１）。その後、ゲー
ト絶縁膜５を形成し、トレンチ３内を多結晶シリコン６
で埋める（図２２）。そして、ソース・ドレインの形成
等をおこなうことにより、トレンチＭＯＳ型半導体装置
が形成される。
上に所望のパターンのシリコン酸化膜２を形成し、これ
をマスクとしてトレンチエッチングをおこない、シリコ
ン半導体基板１にトレンチ３を形成する（図２０）。こ
のとき、トレンチ側壁にＳｉＯ2系の側壁保護膜４が生
成されるため、トレンチエッチングにつづいて、ＨＦ系
エッチング液を用いて側壁保護膜４を除去する。また、
シリコン酸化膜２も除去する（図２１）。その後、ゲー
ト絶縁膜５を形成し、トレンチ３内を多結晶シリコン６
で埋める（図２２）。そして、ソース・ドレインの形成
等をおこなうことにより、トレンチＭＯＳ型半導体装置
が形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の製造方法では、側壁保護膜４を除去するための
エッチング液がトレンチ３内に十分に入り込まないこと
があり、側壁保護膜４を完全に取り除くことができず、
残渣７として残ることがある。残渣７が残ると、均質の
ゲート絶縁膜５を形成することができないという問題点
がある。
た従来の製造方法では、側壁保護膜４を除去するための
エッチング液がトレンチ３内に十分に入り込まないこと
があり、側壁保護膜４を完全に取り除くことができず、
残渣７として残ることがある。残渣７が残ると、均質の
ゲート絶縁膜５を形成することができないという問題点
がある。
【０００５】また、従来は、トレンチコーナー部の曲率
半径が小さく、トレンチコーナー部が尖っており、か
つ、トレンチ側壁に凹凸を有するため、ゲート絶縁膜が
局所的に薄くなるおそれがある。このように、ゲート絶
縁膜に局所的に薄い部分があると、ゲート絶縁膜の耐圧
が低くなり、また耐圧のバラツキが大きくなるという問
題点がある。これらの原因によって、従来のトレンチＭ
ＯＳ型半導体装置の歩留まりは５０％以下である。
半径が小さく、トレンチコーナー部が尖っており、か
つ、トレンチ側壁に凹凸を有するため、ゲート絶縁膜が
局所的に薄くなるおそれがある。このように、ゲート絶
縁膜に局所的に薄い部分があると、ゲート絶縁膜の耐圧
が低くなり、また耐圧のバラツキが大きくなるという問
題点がある。これらの原因によって、従来のトレンチＭ
ＯＳ型半導体装置の歩留まりは５０％以下である。
【０００６】ところで、特開平９−２６０３１２号公報
には、トレンチエッチング時にトレンチ底面に発生する
残渣を低減するため、あらかじめ半導体基板を水素アニ
ール処理して、基板内酸素濃度を低減しておく方法が開
示されている。また、特開平１０−２８４５８８号公報
には、トレンチの埋め込み後に水素アニール処理により
基板表面を平坦化する方法が開示されている。しかし、
いずれの公報も、側壁保護膜の不完全な除去による残
渣、またはトレンチ側壁の平坦化については言及してい
ない。
には、トレンチエッチング時にトレンチ底面に発生する
残渣を低減するため、あらかじめ半導体基板を水素アニ
ール処理して、基板内酸素濃度を低減しておく方法が開
示されている。また、特開平１０−２８４５８８号公報
には、トレンチの埋め込み後に水素アニール処理により
基板表面を平坦化する方法が開示されている。しかし、
いずれの公報も、側壁保護膜の不完全な除去による残
渣、またはトレンチ側壁の平坦化については言及してい
ない。
【０００７】本発明は、上記問題点に鑑みてなされたも
のであって、トレンチ側壁にゲート絶縁膜を形成する前
に、トレンチ内部の残渣を除去する処理、トレンチ側壁
を平坦化する処理、およびトレンチコーナー部を丸める
処理を制御性よく、かつ再現性よくおこなうことが可能
な半導体装置の製造方法を提供することを目的とする。
のであって、トレンチ側壁にゲート絶縁膜を形成する前
に、トレンチ内部の残渣を除去する処理、トレンチ側壁
を平坦化する処理、およびトレンチコーナー部を丸める
処理を制御性よく、かつ再現性よくおこなうことが可能
な半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置の製造方法は、半導体基
板の表面層にトレンチを形成し、該トレンチの側壁に生
成された保護膜を除去した後、該トレンチの側壁に沿っ
てゲート絶縁膜を形成する前に、９５０℃以上１０５０
℃以下の温度で水素アニールをおこない、前記トレンチ
側壁のクリーニング処理および前記トレンチコーナー部
の丸め処理をおこなうことを特徴とする。
め、本発明にかかる半導体装置の製造方法は、半導体基
板の表面層にトレンチを形成し、該トレンチの側壁に生
成された保護膜を除去した後、該トレンチの側壁に沿っ
てゲート絶縁膜を形成する前に、９５０℃以上１０５０
℃以下の温度で水素アニールをおこない、前記トレンチ
側壁のクリーニング処理および前記トレンチコーナー部
の丸め処理をおこなうことを特徴とする。
【０００９】この発明によれば、水素アニールによる酸
化膜のエッチング作用により、トレンチ内の残渣が除去
される。また、水素アニール時の、シリコン原子の表面
拡散作用により、トレンチ側壁が平坦化され、またトレ
ンチコーナー部が丸められる。
化膜のエッチング作用により、トレンチ内の残渣が除去
される。また、水素アニール時の、シリコン原子の表面
拡散作用により、トレンチ側壁が平坦化され、またトレ
ンチコーナー部が丸められる。
【００１０】この発明において、トレンチ側壁のクリー
ニング処理時には、水素の濃度は５０％以上１００％以
下であり、圧力は常圧であり、アニール時間は５秒以上
３０秒以下であることを特徴とする。この発明によれ
ば、酸化膜に対する十分なエッチング効果が得られる。
ニング処理時には、水素の濃度は５０％以上１００％以
下であり、圧力は常圧であり、アニール時間は５秒以上
３０秒以下であることを特徴とする。この発明によれ
ば、酸化膜に対する十分なエッチング効果が得られる。
【００１１】また、この発明において、トレンチコーナ
ー部の丸め処理時には、水素の分圧は１０００ｐｐｍ以
上１００％以下であり、圧力は１０ｍＴｏｒｒ以上７６
０Ｔｏｒｒ以下であり、アニール時間は１分以上１０分
以下であることを特徴とする。この発明によれば、トレ
ンチにボーイングによる逆テーパーが形成されない範囲
で、シリコン原子の表面拡散が起こる。
ー部の丸め処理時には、水素の分圧は１０００ｐｐｍ以
上１００％以下であり、圧力は１０ｍＴｏｒｒ以上７６
０Ｔｏｒｒ以下であり、アニール時間は１分以上１０分
以下であることを特徴とする。この発明によれば、トレ
ンチにボーイングによる逆テーパーが形成されない範囲
で、シリコン原子の表面拡散が起こる。
【００１２】また、この発明において、局所的にシリコ
ン原子の表面拡散を抑制するマスクを設けることを特徴
とする。この発明によれば、マスクにより遮蔽されてい
ない領域でシリコン原子の表面拡散が起こり、コーナー
部が丸まる。
ン原子の表面拡散を抑制するマスクを設けることを特徴
とする。この発明によれば、マスクにより遮蔽されてい
ない領域でシリコン原子の表面拡散が起こり、コーナー
部が丸まる。
【００１３】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。 実施の形態１．図１〜図５は、本発明の実施の形態１に
かかる半導体装置の製造方法により製造されるトレンチ
ＭＯＳ型半導体装置の製造途中の構成を示す断面図であ
る。まず、シリコン半導体基板１１に、通常のＭＯＳ型
半導体装置の形成プロセスにしたがって、図示しないウ
ェル等を形成する。ついで、シリコン半導体基板１１の
表面上にマスクとなるたとえばシリコン酸化膜１２を形
成する（図１）。
いて図面を参照しつつ詳細に説明する。 実施の形態１．図１〜図５は、本発明の実施の形態１に
かかる半導体装置の製造方法により製造されるトレンチ
ＭＯＳ型半導体装置の製造途中の構成を示す断面図であ
る。まず、シリコン半導体基板１１に、通常のＭＯＳ型
半導体装置の形成プロセスにしたがって、図示しないウ
ェル等を形成する。ついで、シリコン半導体基板１１の
表面上にマスクとなるたとえばシリコン酸化膜１２を形
成する（図１）。
【００１４】つづいて、シリコン酸化膜１２の表面上
に、トレンチ形成領域を開口させたパターンのフォトレ
ジスト等のマスクを形成する。このレジストマスクを用
いてシリコン酸化膜１２のエッチングをおこない、所定
のトレンチパターンを有するマスクを形成する（図
２）。そして、このマスクを用いて、たとえば反応性イ
オンエッチング等による異方性エッチングによってシリ
コン半導体基板１１のエッチングをおこない、トレンチ
１３を形成する。その際、トレンチ側壁にはＳｉＯ2系
の側壁保護膜１４が生成される（図３）。つぎに、ＨＦ
系エッチング液等を用いてエッチングをおこない、側壁
保護膜１４およびシリコン酸化膜１２を除去する。つづ
いて、水洗およびスピン乾燥をおこなう。
に、トレンチ形成領域を開口させたパターンのフォトレ
ジスト等のマスクを形成する。このレジストマスクを用
いてシリコン酸化膜１２のエッチングをおこない、所定
のトレンチパターンを有するマスクを形成する（図
２）。そして、このマスクを用いて、たとえば反応性イ
オンエッチング等による異方性エッチングによってシリ
コン半導体基板１１のエッチングをおこない、トレンチ
１３を形成する。その際、トレンチ側壁にはＳｉＯ2系
の側壁保護膜１４が生成される（図３）。つぎに、ＨＦ
系エッチング液等を用いてエッチングをおこない、側壁
保護膜１４およびシリコン酸化膜１２を除去する。つづ
いて、水洗およびスピン乾燥をおこなう。
【００１５】つぎに、常圧で、９５０℃以上１０５０℃
以下の高温で水素アニール処理を短時間、たとえば５秒
以上３０秒以下の時間でおこなう。水素アニールによる
酸化膜のエッチング作用により、トレンチ内部に取りき
れずに残ったＳｉＯ2系の残渣、および基板表面やトレ
ンチ内面の自然酸化膜が除去される。このときの水素濃
度は、エッチング効果を確保するために５０％以上１０
０％以下であるのが望ましい。また、この処理により、
トレンチ側壁が平坦化され、側壁表面の荒れの発生が抑
制される。また、トレンチエッチング時のダメージの回
復も進む。
以下の高温で水素アニール処理を短時間、たとえば５秒
以上３０秒以下の時間でおこなう。水素アニールによる
酸化膜のエッチング作用により、トレンチ内部に取りき
れずに残ったＳｉＯ2系の残渣、および基板表面やトレ
ンチ内面の自然酸化膜が除去される。このときの水素濃
度は、エッチング効果を確保するために５０％以上１０
０％以下であるのが望ましい。また、この処理により、
トレンチ側壁が平坦化され、側壁表面の荒れの発生が抑
制される。また、トレンチエッチング時のダメージの回
復も進む。
【００１６】つづいて、１０ｍＴｏｒｒ以上７６０Ｔｏ
ｒｒ以下の圧力で、９５０℃以上１０５０℃以下の高温
で水素アニール処理を１分以上１０分以下の時間でおこ
なう。このときの水素の分圧は１０００ｐｐｍ以上１０
０％以下である。この水素アニール中にシリコン原子の
表面拡散が起こり、トレンチ側壁１３１，１３２がさら
に平坦化するとともに、トレンチコーナー部１３３，１
３４，１３５，１３６が丸まる（図４）。
ｒｒ以下の圧力で、９５０℃以上１０５０℃以下の高温
で水素アニール処理を１分以上１０分以下の時間でおこ
なう。このときの水素の分圧は１０００ｐｐｍ以上１０
０％以下である。この水素アニール中にシリコン原子の
表面拡散が起こり、トレンチ側壁１３１，１３２がさら
に平坦化するとともに、トレンチコーナー部１３３，１
３４，１３５，１３６が丸まる（図４）。
【００１７】その後、ゲート絶縁膜１５を形成し、トレ
ンチ１３内に多結晶シリコン１６を埋め込む（図５）。
そして、特に図示しないが、ソース・ドレインの形成、
層間絶縁膜、配線、およびパッシベーション膜を形成す
ることによって、図示しないトレンチＭＯＳ型半導体装
置が完成する。なお、水素アニール処理前のトレンチ内
部に残渣が少ない場合には、後半の水素アニール処理の
みで有効である。
ンチ１３内に多結晶シリコン１６を埋め込む（図５）。
そして、特に図示しないが、ソース・ドレインの形成、
層間絶縁膜、配線、およびパッシベーション膜を形成す
ることによって、図示しないトレンチＭＯＳ型半導体装
置が完成する。なお、水素アニール処理前のトレンチ内
部に残渣が少ない場合には、後半の水素アニール処理の
みで有効である。
【００１８】ここで、残渣を除去するための水素アニー
ル処理を常圧でおこなうのは、酸化膜のエッチング効果
が大きいため、スループットの点で有利であるという理
由からである。図６に、酸化膜のエッチングレートと水
素アニールの圧力との関係を示す。図６より、圧力が２
００Ｔｏｒｒの場合にはエッチングレートが１．４ｎｍ
であるのに対して、常圧すなわち７６０Ｔｏｒｒでは
１．５ｎｍであり、常圧のほうが酸化膜のエッチング効
果が大きいのは明らかである。
ル処理を常圧でおこなうのは、酸化膜のエッチング効果
が大きいため、スループットの点で有利であるという理
由からである。図６に、酸化膜のエッチングレートと水
素アニールの圧力との関係を示す。図６より、圧力が２
００Ｔｏｒｒの場合にはエッチングレートが１．４ｎｍ
であるのに対して、常圧すなわち７６０Ｔｏｒｒでは
１．５ｎｍであり、常圧のほうが酸化膜のエッチング効
果が大きいのは明らかである。
【００１９】図７は、上述した水素アニール処理後のト
レンチ側壁表面の粗さを示す図であり、図８は、水素ア
ニール処理前のトレンチ側壁表面の粗さを示す図であ
る。両図を比べることにより、トレンチ形成後に水素ア
ニール処理をおこなうことによって、トレンチ側壁が平
坦化されることが確認される。
レンチ側壁表面の粗さを示す図であり、図８は、水素ア
ニール処理前のトレンチ側壁表面の粗さを示す図であ
る。両図を比べることにより、トレンチ形成後に水素ア
ニール処理をおこなうことによって、トレンチ側壁が平
坦化されることが確認される。
【００２０】また、コーナー部を丸めるための水素アニ
ール処理を１０５０℃以下の温度でおこなうのは、高温
過ぎると、トレンチ形状にボーイングによる逆テーパー
が形成されるようになり、それによって図９に示すよう
なトレンチ形状が図１０に示すような形状となってしま
うからである。図９は、トレンチエッチング後、すなわ
ち水素アニール処理前のトレンチの断面写真の模式図で
ある。図１０は、１１５０℃で水素アニール処理をおこ
なった後のトレンチの断面写真の模式図である。図１０
に示すような逆テーパーのトレンチ形状になると、トレ
ンチ１３内を多結晶シリコン１６で埋め込んだときにす
（空間）ができるという不都合が生じる。
ール処理を１０５０℃以下の温度でおこなうのは、高温
過ぎると、トレンチ形状にボーイングによる逆テーパー
が形成されるようになり、それによって図９に示すよう
なトレンチ形状が図１０に示すような形状となってしま
うからである。図９は、トレンチエッチング後、すなわ
ち水素アニール処理前のトレンチの断面写真の模式図で
ある。図１０は、１１５０℃で水素アニール処理をおこ
なった後のトレンチの断面写真の模式図である。図１０
に示すような逆テーパーのトレンチ形状になると、トレ
ンチ１３内を多結晶シリコン１６で埋め込んだときにす
（空間）ができるという不都合が生じる。
【００２１】また、コーナー部を丸めるための水素アニ
ール処理時間が長すぎる場合にも、図１０に示すよう
に、トレンチ形状にボーイングによる逆テーパーが形成
されてしまう。したがって、このときの処理時間は上述
したように１〜１０分が適当である。
ール処理時間が長すぎる場合にも、図１０に示すよう
に、トレンチ形状にボーイングによる逆テーパーが形成
されてしまう。したがって、このときの処理時間は上述
したように１〜１０分が適当である。
【００２２】上述した実施の形態１によれば、トレンチ
１３を形成し、側壁保護膜１４を除去した後、水素アニ
ール処理をおこなうことにより、酸化膜のエッチング作
用によりトレンチ内の残渣を除去することができ、ま
た、シリコン原子の表面拡散作用により、トレンチ側壁
１３１，１３２を平坦化し、トレンチコーナー部１３
３，１３４，１３５，１３６を丸めることができる。し
たがって、ゲート耐圧のバラツキが抑制されるととも
に、ゲート耐圧が向上するので、半導体装置の信頼性が
向上し、さらに歩留まりが改善されるという効果が得ら
れる。
１３を形成し、側壁保護膜１４を除去した後、水素アニ
ール処理をおこなうことにより、酸化膜のエッチング作
用によりトレンチ内の残渣を除去することができ、ま
た、シリコン原子の表面拡散作用により、トレンチ側壁
１３１，１３２を平坦化し、トレンチコーナー部１３
３，１３４，１３５，１３６を丸めることができる。し
たがって、ゲート耐圧のバラツキが抑制されるととも
に、ゲート耐圧が向上するので、半導体装置の信頼性が
向上し、さらに歩留まりが改善されるという効果が得ら
れる。
【００２３】実施の形態２．図１１〜図１３は、本発明
の実施の形態２にかかる半導体装置の製造方法により製
造されるトレンチＭＯＳ型半導体装置の製造途中の構成
を示す断面図である。実施の形態２では、実施の形態１
と同様にしてトレンチ１３を形成した後、基板表面のト
レンチコーナー部１３３，１３４をどの程度の曲率で丸
めるかということに応じて、シリコン酸化膜１２をトレ
ンチの縁から後退させる（図１１）。なお、図１１では
側壁保護膜は省略されている。
の実施の形態２にかかる半導体装置の製造方法により製
造されるトレンチＭＯＳ型半導体装置の製造途中の構成
を示す断面図である。実施の形態２では、実施の形態１
と同様にしてトレンチ１３を形成した後、基板表面のト
レンチコーナー部１３３，１３４をどの程度の曲率で丸
めるかということに応じて、シリコン酸化膜１２をトレ
ンチの縁から後退させる（図１１）。なお、図１１では
側壁保護膜は省略されている。
【００２４】そして、この状態で実施の形態１と同様に
して９５０〜１０５０℃の温度で水素アニール処理をお
こなう（図１２）。その際、基板表面に残ったシリコン
酸化膜１２は、シリコン原子の表面拡散を抑制するマス
クとなり、このマスクにより遮蔽された領域ではシリコ
ン原子の表面拡散が抑制される。
して９５０〜１０５０℃の温度で水素アニール処理をお
こなう（図１２）。その際、基板表面に残ったシリコン
酸化膜１２は、シリコン原子の表面拡散を抑制するマス
クとなり、このマスクにより遮蔽された領域ではシリコ
ン原子の表面拡散が抑制される。
【００２５】その後、シリコン酸化膜１２を取り除く
（図１３）。そして、実施の形態１と同様にしてゲート
絶縁膜の形成、トレンチ１３の埋め込み、ソース・ドレ
イン、層間絶縁膜、配線、およびパッシベーション膜の
形成をおこない、図示しないトレンチＭＯＳ型半導体装
置が完成する。
（図１３）。そして、実施の形態１と同様にしてゲート
絶縁膜の形成、トレンチ１３の埋め込み、ソース・ドレ
イン、層間絶縁膜、配線、およびパッシベーション膜の
形成をおこない、図示しないトレンチＭＯＳ型半導体装
置が完成する。
【００２６】ここで、水素アニール処理の温度が１１０
０℃以上になると、図１４に示すトレンチ要部の断面写
真の模式図のように、シリコン酸化膜１２とシリコン半
導体基板１１との境界部でＳｉＯが形成され蒸発するた
め、ノッチ１８が形成されるという不都合が生じる。ノ
ッチ１８が形成されると、あとにつづく工程に悪影響を
及ぼす。したがって、実施の形態２でも、水素アニール
処理の適当な温度範囲は９５０〜１０５０℃である。
０℃以上になると、図１４に示すトレンチ要部の断面写
真の模式図のように、シリコン酸化膜１２とシリコン半
導体基板１１との境界部でＳｉＯが形成され蒸発するた
め、ノッチ１８が形成されるという不都合が生じる。ノ
ッチ１８が形成されると、あとにつづく工程に悪影響を
及ぼす。したがって、実施の形態２でも、水素アニール
処理の適当な温度範囲は９５０〜１０５０℃である。
【００２７】上述した実施の形態２によれば、シリコン
酸化膜１２よりなるマスクにより遮蔽されていない領域
でシリコン原子の表面拡散が起こるので、基板表面のト
レンチコーナー部１３３，１３４を所望の曲率で、制御
性よく、また再現性よく丸めることができる。
酸化膜１２よりなるマスクにより遮蔽されていない領域
でシリコン原子の表面拡散が起こるので、基板表面のト
レンチコーナー部１３３，１３４を所望の曲率で、制御
性よく、また再現性よく丸めることができる。
【００２８】実施の形態３．図１５〜図１９は、本発明
の実施の形態３にかかる半導体装置の製造方法により製
造されるトレンチＭＯＳ型半導体装置の製造途中の構成
を示す断面図である。実施の形態３では、実施の形態１
と同様にしてトレンチ１３を形成した後（図１５）、た
とえばシリコン酸化膜１２を付けたまま、トレンチ側壁
を平坦化するための水素アニール処理を、常圧で９５０
〜１０５０℃の高温で５〜３０秒間おこなう（図１
５）。
の実施の形態３にかかる半導体装置の製造方法により製
造されるトレンチＭＯＳ型半導体装置の製造途中の構成
を示す断面図である。実施の形態３では、実施の形態１
と同様にしてトレンチ１３を形成した後（図１５）、た
とえばシリコン酸化膜１２を付けたまま、トレンチ側壁
を平坦化するための水素アニール処理を、常圧で９５０
〜１０５０℃の高温で５〜３０秒間おこなう（図１
５）。
【００２９】その後、たとえばトレンチ内面および基板
表面に沿ってシリコン窒化膜２１を形成する（図１
６）。つづいて、追加のトレンチエッチングをおこな
い、トレンチ底面のコーナー部１３５，１３６をどの程
度の曲率で丸めるかということに応じて、トレンチ側壁
のシリコン窒化膜２１がトレンチ底面よりも浅くなるよ
うにする（図１７）。
表面に沿ってシリコン窒化膜２１を形成する（図１
６）。つづいて、追加のトレンチエッチングをおこな
い、トレンチ底面のコーナー部１３５，１３６をどの程
度の曲率で丸めるかということに応じて、トレンチ側壁
のシリコン窒化膜２１がトレンチ底面よりも浅くなるよ
うにする（図１７）。
【００３０】そして、この状態で実施の形態１と同様
に、１０ｍＴｏｒｒ〜７６０Ｔｏｒｒの圧力で、９５０
〜１０５０℃の温度で１〜１０分間の水素アニール処理
をおこなう（図１８）。このときの水素の分圧は１００
０ｐｐｍ〜１００％である。その際、トレンチ側壁のシ
リコン窒化膜２１は、シリコン原子の表面拡散を抑制す
るマスクとなり、このマスクにより遮蔽された領域では
シリコン原子の表面拡散が抑制される。
に、１０ｍＴｏｒｒ〜７６０Ｔｏｒｒの圧力で、９５０
〜１０５０℃の温度で１〜１０分間の水素アニール処理
をおこなう（図１８）。このときの水素の分圧は１００
０ｐｐｍ〜１００％である。その際、トレンチ側壁のシ
リコン窒化膜２１は、シリコン原子の表面拡散を抑制す
るマスクとなり、このマスクにより遮蔽された領域では
シリコン原子の表面拡散が抑制される。
【００３１】その後、シリコン酸化膜１２およびシリコ
ン窒化膜２１をフッ酸系のエッチング液により取り除く
（図１９）。そして、実施の形態１と同様にしてゲート
絶縁膜の形成、トレンチ１３の埋め込み、ソース・ドレ
イン、層間絶縁膜、配線、およびパッシベーション膜の
形成をおこない、図示しないトレンチＭＯＳ型半導体装
置が完成する。
ン窒化膜２１をフッ酸系のエッチング液により取り除く
（図１９）。そして、実施の形態１と同様にしてゲート
絶縁膜の形成、トレンチ１３の埋め込み、ソース・ドレ
イン、層間絶縁膜、配線、およびパッシベーション膜の
形成をおこない、図示しないトレンチＭＯＳ型半導体装
置が完成する。
【００３２】上述した実施の形態３によれば、シリコン
窒化膜２１よりなるマスクにより遮蔽されていない領域
でシリコン原子の表面拡散が起こるので、トレンチ底面
のトレンチコーナー部１３５，１３６を所望の曲率で、
制御性よく、また再現性よく丸めることができる。
窒化膜２１よりなるマスクにより遮蔽されていない領域
でシリコン原子の表面拡散が起こるので、トレンチ底面
のトレンチコーナー部１３５，１３６を所望の曲率で、
制御性よく、また再現性よく丸めることができる。
【００３３】以上において本発明は上述した実施の形態
１〜３に限らず、種々変更可能である。
１〜３に限らず、種々変更可能である。
【００３４】
【発明の効果】本発明によれば、水素アニールによる酸
化膜のエッチング作用により、トレンチ内の残渣を除去
することができる。また、水素アニール時の、シリコン
原子の表面拡散作用により、トレンチ側壁を平坦化し、
トレンチコーナー部を丸めることができる。また、シリ
コン原子の表面拡散を抑制するマスクにより遮蔽されて
いない領域でシリコン原子の表面拡散が起こり、コーナ
ー部が丸まるので、トレンチコーナー部の丸め処理を制
御性よく、かつ再現性よくおこなうことができる。した
がって、ゲート耐圧のバラツキが抑制されるとともに、
ゲート耐圧が向上するので、半導体装置の信頼性が向上
し、さらに歩留まりが改善されるという効果が得られ
る。試作の結果によれば、歩留まりを９０％まで改善す
ることができた。
化膜のエッチング作用により、トレンチ内の残渣を除去
することができる。また、水素アニール時の、シリコン
原子の表面拡散作用により、トレンチ側壁を平坦化し、
トレンチコーナー部を丸めることができる。また、シリ
コン原子の表面拡散を抑制するマスクにより遮蔽されて
いない領域でシリコン原子の表面拡散が起こり、コーナ
ー部が丸まるので、トレンチコーナー部の丸め処理を制
御性よく、かつ再現性よくおこなうことができる。した
がって、ゲート耐圧のバラツキが抑制されるとともに、
ゲート耐圧が向上するので、半導体装置の信頼性が向上
し、さらに歩留まりが改善されるという効果が得られ
る。試作の結果によれば、歩留まりを９０％まで改善す
ることができた。
【図１】本発明の実施の形態１にかかる半導体装置の製
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
造方法により製造されるトレンチＭＯＳ型半導体装置の
製造途中の構成を示す断面図である。
【図６】酸化膜のエッチングレートと水素アニールの圧
力との関係を示す特性図である。
力との関係を示す特性図である。
【図７】水素アニール処理後のトレンチ側壁表面の粗さ
を模式的に示す図である。
を模式的に示す図である。
【図８】水素アニール処理前のトレンチ側壁表面の粗さ
を示す図である。
を示す図である。
【図９】水素アニール処理前のトレンチ形状を示す断面
写真の模式図である。
写真の模式図である。
【図１０】１１５０℃での水素アニール処理によってボ
ーイングによる逆テーパーが形成されたトレンチ形状を
示す断面写真の模式図である。
ーイングによる逆テーパーが形成されたトレンチ形状を
示す断面写真の模式図である。
【図１１】本発明の実施の形態２にかかる半導体装置の
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
【図１２】本発明の実施の形態２にかかる半導体装置の
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
【図１３】本発明の実施の形態２にかかる半導体装置の
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
【図１４】１１００℃以上での水素アニール処理によっ
てノッチが発生した状態のトレンチ要部を示す断面写真
の模式図である。
てノッチが発生した状態のトレンチ要部を示す断面写真
の模式図である。
【図１５】本発明の実施の形態３にかかる半導体装置の
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
【図１６】本発明の実施の形態３にかかる半導体装置の
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
【図１７】本発明の実施の形態３にかかる半導体装置の
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
【図１８】本発明の実施の形態３にかかる半導体装置の
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
【図１９】本発明の実施の形態３にかかる半導体装置の
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
製造方法により製造されるトレンチＭＯＳ型半導体装置
の製造途中の構成を示す断面図である。
【図２０】従来の半導体装置の製造方法により製造され
るトレンチＭＯＳ型半導体装置の製造途中の構成を示す
断面図である。
るトレンチＭＯＳ型半導体装置の製造途中の構成を示す
断面図である。
【図２１】従来の半導体装置の製造方法により製造され
るトレンチＭＯＳ型半導体装置の製造途中の構成を示す
断面図である。
るトレンチＭＯＳ型半導体装置の製造途中の構成を示す
断面図である。
【図２２】従来の半導体装置の製造方法により製造され
るトレンチＭＯＳ型半導体装置の製造途中の構成を示す
断面図である。
るトレンチＭＯＳ型半導体装置の製造途中の構成を示す
断面図である。
１１ シリコン半導体基板
１２ シリコン原子の表面拡散を抑制するマスク（シリ
コン酸化膜） １３ トレンチ １３１，１３２ トレンチ側壁 １３３，１３４，１３５，１３６ トレンチコーナー部 １４ 側壁保護膜 １５ ゲート絶縁膜 １６ 多結晶シリコン ２１ シリコン原子の表面拡散を抑制するマスク（シリ
コン窒化膜）
コン酸化膜） １３ トレンチ １３１，１３２ トレンチ側壁 １３３，１３４，１３５，１３６ トレンチコーナー部 １４ 側壁保護膜 １５ ゲート絶縁膜 １６ 多結晶シリコン ２１ シリコン原子の表面拡散を抑制するマスク（シリ
コン窒化膜）
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F004 AA14 BA04 BB26 DA24 DB03
EB08
5F032 AA35 AA36 AA37 AA45 AA47
AA67 AA70 AA78 CA03 CA17
DA23 DA24 DA25 DA30 DA74
DA78
5F048 AC01 BA01 BB05 BB19 BD06
BG13 BG14
Claims (4)
- 【請求項１】 半導体基板の表面層にトレンチを形成
し、該トレンチの側壁に生成された保護膜を除去した
後、該トレンチの側壁に沿ってゲート絶縁膜を形成する
前に、 ９５０℃以上１０５０℃以下の温度で水素アニールをお
こない、前記トレンチ側壁のクリーニング処理および前
記トレンチコーナー部の丸め処理をおこなうことを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記クリーニング処理時には、水素の濃
度は５０％以上１００％以下であり、圧力は常圧であ
り、アニール時間は５秒以上３０秒以下であることを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記コーナー丸め処理時には、水素の分
圧は１０００ｐｐｍ以上１００％以下であり、圧力は１
０ｍＴｏｒｒ以上７６０Ｔｏｒｒ以下であり、アニール
時間は１分以上１０分以下であることを特徴とする請求
項１または２に記載の半導体装置の製造方法。 - 【請求項４】 局所的にシリコン原子の表面拡散を抑制
するマスクを設けることを特徴とする請求項１〜３のい
ずれか一つに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002024778A JP3985537B2 (ja) | 2002-01-31 | 2002-01-31 | 半導体装置の製造方法 |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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