JP2006196523A - 半導体装置の製造方法 - Google Patents

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Abstract

【目的】幅が１〜２μｍ以下に微細化されたトレンチを形成する際にも、トレンチ内部のエッチング残渣を充分に除去でき、しかも同時にトレンチの角部の丸めも適正に形成できる半導体装置の製造方法の提供。
【構成】半導体基板の主面に垂直方向に深さを有するトレンチを形成する工程を含む半導体装置の製造方法において、トレンチを形成する工程が、半導体基板の主面に所望のパターンに形成された絶縁膜をマスクとしてトレンチエッチングする工程と、この工程の後に、少なくとも、ハロゲン系ガスによるエッチング工程と非酸化性かつ非窒化性雰囲気にて熱処理する工程とをこの順に行うこと半導体装置の製造方法とする。
【選択図】 図１−５

Description

本発明はトレンチゲート型の絶縁ゲート、トレンチキャパシタ、トレンチ素子分離などトレンチを利用する半導体装置の製造方法に関し、特にはトレンチの形成方法が改良されたトレンチ型絶縁ゲート構造を有するＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲート型サイリスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｔｈｙｒｉｓｔｏｒ）等の半導体装置の製造方法に関する。
電力制御用の半導体装置、いわゆるパワー半導体装置においては、電力制御の高効率化のために、半導体装置の導通損失の低減、すなわちオン抵抗を低減することが市場から求められている。これまで、半導体装置のオン抵抗を低減するためにパワーＭＯＳＦＥＴやパワーＩＧＢＴでは、主として半導体素子基板（チップ）において主電流の流れる領域である素子活性部内のセルを微細化してチップ内のセルピッチを狭くすることが図られてきた。
さらに、半導体基板の主面に沿って平面的に形成されるＭＯＳゲート構造を有する前述の半導体装置に対して、いわゆるトレンチ型ＭＯＳゲート構造という、半導体基板の主面に垂直方向に形成されるトレンチ内にゲート絶縁膜を介して埋め込まれるゲート電極により、このゲート電極に対向するようにトレンチ側壁側の半導体基板面にチャネルを形成する構造とすることにより、画期的にセルピッチを小さくすることが可能になり、オン抵抗を大幅に低減したパワーＭＯＳＦＥＴやＩＧＢＴなどの半導体装置が既に知られている。
前記トレンチ型ＭＯＳゲート構造において、さらにセルの微細化、高密度化を計るためにはトレンチ幅を狭く微細化させるための安定した技術の確立が必要であるが、現状では多くの問題点を抱えている。たとえば、トレンチの幅が１〜２μｍ以下、特に１μｍ以下で、深さが６μｍ程度の微細トレンチをエッチングにより形成しようとすると、トレンチの形状制御およびトレンチ内壁に生じる結晶欠陥の除去およびトレンチ内部に残るエッチング残渣の除去等を含むトレンチ内の洗浄方法が難しくなり、新たな問題点として浮かび上がってきたのである。具体的には、フッ酸やその他の化学薬品を希釈した液体を使ってトレンチ内壁の表面処理を行う場合に、この液体がトレンチ内部に届きにくくなり、さらに前記処理後の洗浄のための純水も届きにくく、またさらに次工程の乾燥工程においても、逆にトレンチ内に一旦入った前記薬液や純水をトレンチ外に排出することが困難になるなどである。この洗浄が充分にされないと、トレンチ内にゲート絶縁膜を介してゲート電極を形成しても、前記残渣や結晶欠陥を内在したままの形成となるので、ゲート絶縁膜の耐圧の低下およびその信頼性が低下するという点で、特にトレンチ形状を幅１μｍ以下に微細化する際には、どうしても解決しなければならない重要な問題である。
さらに前述の幅１μｍ以下のトレンチの形成の際には、前述のトレンチ内の洗浄不充分によるゲート耐圧低下およびその信頼性の低下という問題だけでなく、トレンチ形状の制御自体も従来に比べてさらに困難になるという問題もある。この問題に対しては、幅が１〜２μｍ以上の従来形状のトレンチでも、トレンチ形状が角張っている場合は、角部で電界集中が起き易く、耐圧不良の原因となるので、非窒化性、非酸化性雰囲気たとえば、「水素雰囲気における熱処理」技術により、トレンチ形状の角部を丸めつつ、エッチングで荒れたトレンチ内壁の表面粗さを平滑にすることが良好な結果をもたらすことが既に知られている（特許文献１）。たとえば前記のような「水素雰囲気における熱処理」によれば、下記別の文献でも１００ｎｍレベルの表面凹凸を１０ｎｍ以下にまで平滑化できるレベルの技術として知られており、その文献にはトレンチの形状制御に有効であるとある。またさらに前記処理技術によれば、同時に、結晶欠陥を正常化しつつ、ある程度、ＳｉＯｘ系の酸化物残渣を除去することもできることも報告されているが、トレンチ幅が１〜２μｍ以下の場合では問題が生じる（非特許文献１）。
前述と同様な公知技術としては、「８００℃以上の非酸化性雰囲気におけるアニール処理」または「減圧下での水素雰囲気による熱処理」がある。前者の技術によれば、トレンチ角部の丸め形状化効果が期待でき、後者の技術によれば、内部の（ＲＩＥにより形成された）表面ラフネスが回復できる（特許文献１、特許文献２）。さらにトレンチ内部の残渣の除去については硫酸と過酸化水素およびフッ酸による洗浄という記載がある（特許文献２）。さらに、エッチングガスとして、ハロゲン化水素と酸素の混合ガスおよびハロゲン含有ガスと酸素との混合ガスを順に用いてトレンチ内壁のテーパー角を制御しながら形成することに関する技術についての記載があり、表面平滑化についての記述も見られる。しかし、この場合もトレンチ幅が１〜２μｍ以下になると、前述のような問題が生じる（特許文献３）。
応用物理、２０００年、第６９巻、第１０号、１１８７頁〜１１９１頁 特開平１０−１２７１６号公報（請求項１） 特許第３４２４６６７号公報（段落００２８、００２９） 特開２００２−１４１４０７号公報（請求項７、段落００４３）
しかしながら、前述の問題点をまとめると、前記「水素雰囲気における熱処理」、「減圧下での水素雰囲気による熱処理」またはその他の前記処理技術だけでは、トレンチの幅が１〜２μｍ以下に微細化されると、トレンチ内部から除去できない残渣があり、トレンチ内部の洗浄については必ずしも充分満足できる方法とはいえないことが分かってきた。たとえば、前述したＳｉＯｘ系の酸化物残渣以外の、アモルファス状シリコンやその他剥がれた酸化膜などのパーティクルに対しては、除去作用が非常に小さいか、または全くないのである。前記残渣の除去が難しいことも影響してトレンチの角部の丸めについても困難になる。従って、これらの除去しにくい残渣等を如何にきれいに除くかがさらなるトレンチの微細化に伴って、大きな問題となってきたのである。
本発明は、以上述べた点に鑑みてなされたものであり、その目的は、幅が１〜２μｍ以下に微細化されたトレンチを形成する際にも、トレンチ内部のエッチング残渣を充分に除去でき、しかも同時にトレンチの角部の丸めも適正に形成できる半導体装置の製造方法の提供である。
特許請求の範囲の請求項１記載の発明によれば、半導体基板の主面に垂直方向に深さを有するトレンチを形成する工程を含む半導体装置の製造方法において、トレンチを形成する工程が、半導体基板の主面に所望のパターンに形成された絶縁膜をマスクとしてトレンチエッチングする工程と、この工程の後に、少なくとも、ハロゲン系ガスによるエッチング工程と非酸化性かつ非窒化性雰囲気にて熱処理する工程とをこの順に行う半導体装置の製造方法とすることにより、達成される。
特許請求の範囲の請求項２記載の発明によれば、トレンチを形成する工程が、半導体基板の主面に所望のパターンに形成された絶縁膜をマスクとしてトレンチエッチングする工程の後に、第一の非酸化性かつ非窒化性雰囲気にて熱処理する工程とハロゲン系ガスによるエッチング工程と第二の非酸化性かつ非窒化性雰囲気にて熱処理する工程とをこの順に行うことを特徴とする請求項１記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、トレンチの幅が２．０μｍ以下、トレンチの深さが０．５μｍ以上である特許請求の範囲の請求項１または２記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項４記載の発明によれば、トレンチの幅が1．０μｍ以下である特許請求の範囲の請求項３記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項５記載の発明によれば、半導体基板の主面に所望のパターンに形成された絶縁膜をマスクにしてエッチングする工程が異方性ドライエッチングである特許請求の範囲の請求項１乃至４のいずれか一項に記載の半導体装置の製造方法とすることがより好ましい。
特許請求の範囲の請求項６記載の発明によれば、ハロゲン系ガスによりトレンチ内部をエッチングする工程がハロゲン系ガスとして、塩化水素ガスまたは塩素ガスを用いる特許請求の範囲の請求項１乃至５のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項７記載の発明によれば、ハロゲン系ガスによりトレンチ内部をエッチングする工程がキャリアガスとして、水素を用いて１００×１３３．３パスカル乃至７６０×１３３．３パスカルの圧力で、温度９００℃乃至１０５０℃の範囲でエッチングをする特許請求の範囲の請求項６記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項８記載の発明によれば、ハロゲン系ガスによりトレンチ内部をエッチングする工程後のトレンチ側壁のテーパー角が８７度乃至９０度未満である特許請求の範囲の請求項７記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項９記載の発明によれば、非酸化性かつ非窒化性雰囲気にて熱処理する工程が７６０×１３３．３パスカル未満の圧力のキャリアガス雰囲気で温度９００℃乃至１０５０℃の範囲で行われる特許請求の範囲の請求項１乃至８のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項１０記載の発明によれば、非酸化性かつ非窒化性雰囲気にて熱処理する工程の後、トレンチ内部に犠牲酸化膜の形成および除去をする工程を介して、ゲート酸化膜を形成する工程を行う特許請求の範囲の請求項１乃至９のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項１１記載の発明によれば、非酸化性かつ非窒化性雰囲気にて熱処理する工程で用いられる雰囲気ガスが水素、アルゴン、ヘリウムから選ばれるいずれかのガスである特許請求の範囲の請求項１乃至９のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項１２記載の発明によれば、ゲート酸化膜としてシリコン酸化膜を形成する特許請求の範囲の請求項１０記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項１３記載の発明によれば、ゲート酸化膜がシリコン窒化膜を含む積層構造として形成する特許請求の範囲の請求項１２記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項１４記載の発明によれば、半導体基板を回転させながら処理を行う特許請求の範囲の請求項１乃至１３のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
本発明によれば、幅が１〜２μｍ以下に微細化されたトレンチを形成する際にも、トレンチ内部のエッチング残渣を充分に除去でき、しかも同時にトレンチの角部の丸めも適正に形成できる半導体装置の製造方法を提供できる。
以下、本発明の半導体装置の製造方法に関し、具体的にはトレンチゲート型ＭＯＳＦＥＴを例に挙げて、その製造方法について、図を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。図１−１〜図１−８は、本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造工程を順に示す半導体基板の要部断面図、図２はトレンチ内部における残渣を示す要部斜視図、図３−１〜図３−５は本発明にかかり、トレンチ内部における残渣の除去過程および角部の丸め作用を示す要部断面図、図４はトレンチ形成後のオーバーエッチングによるボーイング形状を示すトレンチの断面図、図５はトレンチエッチング直後と本発明によるプロセス後のトレンチ内の表面状態を示すＡＦＭ写真図、図６はトレンチゲート型ＭＯＳＦＥＴについて、従来と本発明とを比較したゲート耐圧分布図、図７はトレンチ部分の断面ＳＥＭ写真図である。
本発明にかかる半導体装置の製造方法について、トレンチゲート型ＭＯＳＦＥＴの製造工程を例に、図１−１〜図１−８を用いて順を追って説明する。まず、図１−１に示すように低抵抗のシリコン基板部分１（ｂ）と高抵抗のシリコン基板表面部分１（ａ）とを具備するｎ型のシリコン基板１の前記高抵抗表面側に、ｐ型領域１（ｃ）を形成し、このｐ型領域１（ｃ）の表面領域にマスク用酸化膜２を熱酸化あるいはＣＶＤなどによって形成する。マスク用酸化膜２の材質は、シリコン酸化膜の他にシリコン窒化膜などの絶縁膜を使ってもよい。次に、フォトリソグラフィーにより図１−２に示すようにマスク酸化膜２にトレンチを形成するための窓あけを行う。窓あけの平面パターン形状はストライプ状でもよいし、格子状などでもよい。
次に、図１−３に示すように、マスク酸化膜２をマスクとしてシリコン基板１にトレンチ３を形成する。トレンチエッチングの方法としては、異方性をもつプラズマエッチングや、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、異方性ウェットエッチングなどを使うことができる。ＭＯＳＦＥＴの場合、トレンチサイズは図１−３の時点で、たとえば幅ｗ１は０．３５μｍ〜０．５μｍ程度、深さ１．５〜３μｍ程度が目安となる。ＩＧＢＴの場合は深さがやや深く、５μｍ程度の深さが望ましい。トレンチの深さは半導体装置の種類により変わるが、本発明による効果が見られるようになる深さは０．５μｍ以上の深さであり、従来のトレンチと比べて１．５μｍ以上となると、著しい効果を発揮する。
このトレンチエッチングの際、異方性ウェットエッチングは、エッチング液の化学的性質とシリコン結晶の面方位異方性によって、エッチングできる方位が規定されてしまう。その結果、デバイス設計の自由度が極めて低くなる。逆に、ＲＩＥやプラズマエッチングなどの異方性のドライエッチングによれば、イオンビームやプラズマの指向性によってエッチング方位を決定でき、化学的性質や結晶面方位による規定を受けることなく、デバイス設計の自由度が高くなるので、本発明では異方性ドライエッチングが望ましい。
しかし、前記異方性ドライエッチングによれば、図２のトレンチ要部斜視図に示すようにシリコン酸化物（ＳｉＯ）系残渣５がトレンチ内壁４に付着したり、アモルファス状シリコン６や結晶ダメージ７や表面ラフネス８が発生しやすい問題があるので、この問題を解消するために、次の工程を行う。すなわち、トレンチ内部をフッ酸または希フッ酸やバッファードフッ酸などによって洗浄し、続いて純水洗浄を行い、乾燥させる。このとき、マスク酸化膜２は後工程の組み方によって残してもよいし、残さなくてもよい。マスク酸化膜２を残すか否かは、本発明の本質には関わらないので、以下の説明では、マスク酸化膜２を除去した図１−４を用いて説明する。
このとき、前記フッ酸系の液体によりトレンチ内部の前述の酸化物系残渣５の大部分は除去される。さらにＲＣＡ洗浄（フッ酸＋過酸化水素洗浄、超純水リンス）を施してトレンチ内の洗浄を追加してもよい。しかし、これらのトレンチ内の洗浄工程によっても、トレンチ幅が２μｍ以下、特には１μｍ以下になると、前記アモルファス状シリコン６や剥がれた酸化膜などのパーティクル９などは十分除去されないことが多くなる。また、純水洗浄と乾燥の過程で、純水中に溶け込んでいる溶存酸素や、水分子そのものがもつ酸素原子の一部がシリコン表面と反応し、再び酸化物系残渣５を形成してしまい、乾燥後もこれらがトレンチ内壁４に付着したまま残ってしまうので、問題となリ易いのである。とりわけ、トレンチ終端部はシリコン基板のスピン乾燥時に遠心力によって水滴や前記パーティクル９が集まりやすい場所であるので、汚染の問題は深刻である。これらの問題は、前述のように、トレンチサイズが微細化し、特に幅が１μｍを下回るに従って、深刻になってくるのである。
この様子をミクロな視点から説明できるように、トレンチ部分の拡大斜視図である図２を用いる。図２において、パーティクル９のサイズは０．０１μｍ程度〜０．１μｍ程度がほとんどで、１μｍ程度の長さを有するパーティクルは例外的な大きさと考えられる。図２ではすべての汚染要因を誇張して大きめに示してある。また、パーティクル９は酸化物系残渣５の中または下に潜る場合もあるし、上に乗る場合もある。これら両方の場合に対応できる表面洗浄技術でなければならない。図２に示されるトレンチ内の各種残渣物は従来のフッ酸洗浄、純水洗浄、犠牲酸化、プラズマエッチャーやＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）による表面処理などの先端技術を駆使しても、通常これ以上の清浄さを得ることはできない。従って、現行技術では、この状態のままトレンチ内壁４にゲート酸化膜１８を形成せざるを得ない。このことは、ゲート酸化膜１８の耐圧や信頼性を劣化させる要因となっていた。
そこで本発明では、図２に示す状態のトレンチ３が多数本形成されたシリコン基板１を、気相反応炉に導入する。気相反応炉はたとえば石英などの汚染の少ない物質でできており、加熱用のヒーターと、ガス導入および排出口を持つものとする。気相反応炉は通常、８００℃〜９００℃の常圧水素雰囲気（水素雰囲気は水素３０％、Ａｒ７０％）である。この常圧水素雰囲気において、温度を９００℃〜１１００℃の範囲に上げ、アニールを数１０秒〜数分間行う。この水素雰囲気によるアニールは、結晶ダメージ７やアモルファス状シリコン６を再度結晶シリコンに戻す効果と、表面ラフネス８を緩和する効果と、酸化物系残渣５を還元して除去する効果がある。酸化膜を除去するには水素分圧は高いほど好ましい。減圧雰囲気にすると、Ｓｉ原子の表面拡散によるトレンチ形状が変化し易くなるので、この段階では常圧が好ましい。水素分圧は２０％以上が好ましい。その結果、図２に示したトレンチエッチング後のエッチング残渣を有するトレンチ断面は、初期状態の図３−１の断面から残渣の減少した図３−２に示す断面状態になる。しかし、上記水素アニールによる化学的に還元性雰囲気で行われる効果は比較的マイルドな反応であるので、図２の状態のトレンチに対して導入されても、必ずしもトレンチの内壁を充分満足できるほどに洗浄する効果は得られない。前記水素アニールについては、必ずしも前記水素を含む混合ガスのように還元性でなくとも、Ａｒ、Ｈｅガスのような希ガスのみでも、非酸化性、非窒化性の雰囲気となるガスならば、同様な効果を得られる。
そこで、次に前述と同様の温度に維持された気相反応炉内に、水素ベースにＨＣｌや塩素ガスなどのハロゲン系ガスを混入した混合ガスを常圧で、好ましくは１０％以上導入し、ＨＣｌの強力なエッチング作用によって表面を洗浄する。一般にＣｌやＢｒなどのハロゲン元素は強い酸化作用を持つ。ここで言う酸化作用とは、酸素原子を付着させる意味ではなく、化学反応論で言うところの、対象物から電子を奪うという意味での酸化作用である（ネルンストによる定義）。一般に酸化反応は還元反応より激しく、結晶シリコンやアモルファス状シリコン６に対しても強いエッチング作用を発揮すると同時に、酸化物系残渣５に対しても弱いがエッチング作用を持つ。また、パーティクル９や酸化物系残渣５はサイドエッチによっても除去されていく。このとき、トレンチ断面は図３−２から図３−３の状態を経て図３−４の状態となる。
以上の工程により、トレンチ内壁のシリコン表面は、表面科学で言うところの清浄表面となり、汚染や不純物が極めて少ないシリコン結晶面が露出する。しかし、図３−４にも示している通り、パーティクル９や残渣５が存在していた箇所は、表面ラフネスが残ってしまう。この凸凹の高低差は、数１０ｎｍ〜１００ｎｍ程度に達する。このような表面ラフネスを残したまま、電子デバイスを形成してしまうことは、プロセス的に安定せず、電気特性に突発的な悪影響を与える可能性があり、望ましくない。
そこで、再び常圧の水素ガスのみによるアニールにより、表面に生じた表面ラフネスを回復させる。このときの水素アニールの条件は、たとえば、圧力は常圧、シリコン基板温度は９５０℃〜１０５０℃とする。ここで、シリコン基板温度を１０５０℃とした場合、アニール時間は１分未満が限界である。なぜならば、これ以上の長時間にわたって水素アニールを行うと、図４に示すようにシリコン結晶の形状が大きく変化してしまい、ボーイング形状という逆テーパーのついたトレンチ形状が現われ、後工程のポリシリコン電極の埋め込み工程で気泡が混入し易くなるなど扱い難くなる。シリコン基板温度を９５０℃と低くとった場合は、前述のようなシリコン結晶の形状変化が遅いので図４に示すボーイング形状まで至る時間は長くなり、数分のアニール処理を行ってよい。これらの処理により、トレンチ内壁の表面ラフネスを構成する凸凹の高低差は、当初の約１０分の１の、数ｎｍ以下に抑えられる。この数字は、結晶格子１〜３格子程度の極めて小さい数字であり、水素アニールの平滑化効果は、ここまでの実力を持っている。図５に水素アニールによって原子数層レベルで平滑化されたシリコン表面のＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像の例を示す。図５（ａ）は、トレンチエッチング直後で、前述の気相反応炉における処理を行う前の、トレンチ内表面のＡＦＭ像であり、図５（ｂ）は本発明にかかる前述の気相反応炉における処理を行った後のトレンチ内のＡＦＭ像である。
図７はトレンチ部分の拡大断面ＳＥＭ写真図であり、両矢印により示す長さが２μｍである。このＳＥＭ写真では、本発明による前述の処理をされたトレンチの幅が０．５μｍであることを示している。
以上の工程により、図３−５または図７のようなＵ字形の滑らかな断面を有するトレンチ形状が得られる。図３−５または図７においては、トレンチ開口部も水素アニール効果により丸みをおび、電子デバイスとしては電界集中が起きにくくなり、耐圧が上がる効果を生じる点も重要である。水素アニールによる表面ラフネスの回復効果およびシリコン結晶の変形効果自体は、たとえば前記非特許文献に記載されている。
以上の工程により、表面ラフネスが回復したトレンチ内壁４は、表面科学で言うところの清浄表面となっている。本工程の後、シリコン基板は一度気相反応炉から取り出され、空気に触れることになるが、通常のクリーンルームにおける十分にきれいな空気であれば、トレンチ内壁４の表面には良質の自然酸化膜が数ｎｍ形成され、他の汚染からは保護される。以上の説明では、図３−１〜図３−５を用いてトレンチのミクロな観点によりトレンチ内の洗浄と角部の丸めについて説明したが、前記図３−１に対応し、マクロ的観点から見た図としては図１−４となる。同様に前記図３−５に対応するマクロ図は図１−６である。
マクロな視点で見ると、まず、第１回目の水素アニールにより図１−４から図１−５のようにトレンチ形状がわずかに丸みを帯びる。続いて、ハロゲン系ガスによるエッチング作用と、第２回目の水素アニールによって、図１−６のように、さらに丸みを帯び、かつトレンチの側壁が上に開き気味のテーパーを有するトレンチが得られる。トレンチの側壁のテーパー形状が上に開き気味になることは、後述するように、ポリシリコンを主成分とするゲート電極をトレンチの中に埋め込む際に、空洞ができる危険が減るので有利である。テーパー角αは８７度以上９０度以下が好ましい。８７度より小さいと、トレンチ幅が大きくなって好ましくない。９０度を超えると、後工程のゲート電極の埋め込みの際に空隙が生じる惧れが高いので避けなければならない。トレンチサイズは図１−３の時点で、たとえば幅ｗ１は０．３５μｍ〜０．５μｍ程度であったが、前記第２回目の水素アニール後では幅ｗ２は０．５μｍから０．７μｍとなる。
トレンチ内壁４の表面に数ｎｍ〜０．１μｍ程度の厚さの犠牲酸化膜を形成し、これを除去する。犠牲酸化膜除去の際、フッ酸などの薬液が使われ、純水による水洗も行われる。従って、先に述べた汚染要因が再び入ってくることになる。しかし、気相反応炉において、１度は清浄表面が得られているから、汚染要因は本工程のみであり、それ以前の工程における累積的な汚染を引きずることは避けられる。また、犠牲酸化膜形成とその除去工程における汚染が顕著に見られる場合は、本工程を抜いてもよい。
これ以降の工程は、トレンチ内壁４の表面清浄化処理と直接は関わりなく、また通常のよく知られたＭＯＳＦＥＴの製造工程と同じでよいので、簡潔な記載に留める。すなわち、トレンチ内壁４にゲート酸化膜１８を形成し、トレンチ３の内部をドープされたポリシリコンのゲート電極１２で埋め込む。次に第２ｐ＋領域１３、ｎ＋ソース領域１４、層間絶縁膜１５、ソース電極金属１６、ドレイン電極金属１７を形成し、図１−７に要部断面図を示すようなトレンチゲート型ＭＯＳＦＥＴが完成する。本発明は、特にトレンチ内壁４の表面清浄化処理に着目してなされたものであるから、図１−７に示されるＭＯＳＦＥＴに限定されることなく、たとえば図１−８に示すようにソース電極の接触面積を増加させることにより集積度を高める構造のＭＯＳＦＥＴを含め、トレンチ型のゲート絶縁膜を持つすべての半導体装置に適用される。
前記図１−４に記載したような異方性エッチング法によるトレンチエッチングおよびその後のトレンチ内洗浄までは実施例１と同様にし、前記実施例１では、気相反応炉中で水素アニールを行ったが、実施例２では水素アニールを行わず、次工程として、トレンチコーナー部の丸め、トレンチ側壁の平坦化を行う。この工程では、まず、シリコンに対するエッチング作用を有するＨＣｌを用い、ＨＣｌと水素の混合ガス雰囲気でアニールを行う。たとえば、９５０℃、７６０Ｔｏｒｒ（７６０×１３３．３Ｐａ）でＨＣｌの割合は３０％であった場合、シリコン表面を２０ｎｍ程度エッチングし、清浄なシリコン表面がでる。さらに、前記トレンチ内洗浄の際に取り切れなかった異物なども同時に取り除くことができる。続いて、水素雰囲気でのアニールを行う、条件は温度が１０５０℃、水素とＡｒガス中の水素の割合が３０％の混合ガス雰囲気、常圧でのアニール処理が有効であった。この水素アニールによって、自然酸化膜あるいはケミカル酸化膜の除去を効率よく行うためには、減圧あるいは水素分圧が高いほど、高温ほど有利であった。減圧でかつ高温の場合、続いて起こるＳｉ原子の表面拡散も非常に起こりやすく、形状を制御するためには、水素分圧を高め、表面拡散を抑えた状況でアニール処理を行うことが有効である。その際には、本発明による、変形が起こらなく、平坦化のみ起こさせる条件でのアニールを行うことが有効であった。一旦、清浄なシリコン表面が出れば、連続して、水素の割合を変えて変形を効率良く起こさせることによって、前述した水素分圧や常圧または減圧雰囲気によるシリコン表面に対する形状制御性を利用して、再現性良くコーナーを丸めるようにすることも可能であり、好ましい。この点について、実施例３で説明する。
前記実施例１と実施例２において、最後に行う水素アニールを減圧雰囲気下で行うと、表面ラフネスの回復速度が速くなることが知られている。圧力は７６０Ｔｏｒｒ（７６０×１３３．３Ｐａ）未満で、たとえば１０Ｔｏｒｒ（１０×１３３．３Ｐａ）程度であっても構わないが、表面ラフネスの回復速度が速過ぎるとトレンチ形状そのものが図４にトレンチ部分断面図を示すように、ボーイング形状に変形する場合もあるので、好ましくは１００Ｔｏｒｒ（１００×１３３．３Ｐａ）以上が好ましい。一般に減圧の場合はシリコン結晶の変形速度が速く、従って、第１の実施形態で述べたよりもより詳細に、圧力、温度、アニール時間を適切に調整する必要がある。たとえば、同じシリコン基板温度で比較したとき、常圧の場合と４０Ｔｏｒｒ（４０×１３３．３Ｐａ）の減圧の場合とを比較すると、シリコンの変形速度は約１０倍違う。従って、１０５０℃、４０Ｔｏｒｒ（４０×１３３．３Ｐａ）での減圧水素アニールを行うならば、第１の実施形態の１０分の１のアニール時間しか許されず、数秒で処理を終わらせなければいけないことになる。
前記実施例２と同様に、図２に示す状態のトレンチ３が多数本形成されたシリコン基板１を、水素雰囲気の気相反応炉に導入する。気相反応炉のサセプター温度を８００℃に保ち、シリコン基板を３０回転／分程度で回転させながら、２℃／秒で７５秒間昇温し、９５０℃に到達後、常圧水素雰囲気で１分間アニールし、続いて９５０℃で２００ｍｌ／分のＨＣｌガスを、４０リットル／分の水素で希釈しながら９０秒間供給し、トレンチ内のシリコン表面を２５ｎｍ厚エッチングし、次に水素のみの雰囲気に戻し、２℃／分で５０秒間昇温し、１０５０℃で１５秒間アニールし、続いて、２℃／分で１２５秒間降温し、８００℃でシリコン基板の回転を止め、気相反応炉から取り出す。取り出したシリコン基板のトレンチ内壁４に犠牲酸化膜形成とその除去を行ったのち、図１−８に示すトレンチゲート型ＭＯＳＦＥＴを試作した。そのトレンチゲート型ＭＯＳＦＥＴのゲート耐圧分布のヒストグラムを図６に示す。図６は横軸にゲート耐圧（Ｖ）、縦軸に個数を取り、頻度を示している。本発明にかかり、気相反応炉で処理した場合（図６（ｂ））と、処理しない場合（図６（ａ））とでは、全体的に約５Ｖ程度、本発明にかかる図６（ｂ）の耐圧分布が高くなる傾向があることを示している。
本発明は以上述べた実施例１乃至実施例４以外にも、ＭＯＳＦＥＴのドリフト領域に並列ｐｎ層のうちの一方の層を、トレンチ形成後に埋め込む場合のトレンチ形成、トレンチキャパシタあるいはトレンチ素子分離などトレンチを利用する半導体装置の微細なトレンチを形成する際にも適用することができる。
本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造工程を順に示す半導体基板の要部断面図、 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造工程を順に示す半導体基板の要部断面図、 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造工程を順に示す半導体基板の要部断面図、 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造工程を順に示す半導体基板の要部断面図、 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造工程を順に示す半導体基板の要部断面図、 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造工程を順に示す半導体基板の要部断面図、 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造工程を順に示す半導体基板の要部断面図、 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造工程を順に示す半導体基板の要部断面図、 トレンチ内部における残渣を示す要部斜視図、 本発明にかかるトレンチ内部における残渣の除去過程および角部の丸め作用を示す要部断面図、 本発明にかかるトレンチ内部における残渣の除去過程および角部の丸め作用を示す要部断面図、 本発明にかかるトレンチ内部における残渣の除去過程および角部の丸め作用を示す要部断面図、 本発明にかかるトレンチ内部における残渣の除去過程および角部の丸め作用を示す要部断面図、 本発明にかかるトレンチ内部における残渣の除去過程および角部の丸め作用を示す要部断面図、 トレンチ形成後のオーバーエッチングによるボーイング形状を示すトレンチの断面図、 トレンチエッチング直後と本発明によるプロセス後のトレンチ内の表面状態を示すＡＦＭ写真図、 トレンチゲート型ＭＯＳＦＥＴについて、従来と本発明とを比較したゲート耐圧分布図、 本発明にかかるトレンチ部分の断面ＳＥＭ写真図である。
符号の説明
１ シリコン基板
２ マスク酸化膜
３ トレンチ
４ トレンチ側壁
５ ＳｉＯｘ系の酸化物残渣
６ アモルファスシリコン
７ 結晶ダメージ
８ トレンチ内壁の表面ラフネス
９ 酸化膜パーティクル
１１ ｐ領域
１２ ゲート電極
１３ ｐ＋領域
１４ ｎ＋ソース領域
１５ 層間絶縁膜
１６ ソース電極
１７ ドレイン電極
１８ ゲート酸化膜。

Claims (14)

  1. 半導体基板の主面に垂直方向に深さを有するトレンチを形成する工程を含む半導体装置の製造方法において、トレンチを形成する工程が、半導体基板の主面に所望のパターンに形成された絶縁膜をマスクとしてトレンチエッチングする工程と、この工程の後に、少なくとも、ハロゲン系ガスによりトレンチ内部を平滑化するためのエッチング工程と非酸化性かつ非窒化性雰囲気にて熱処理する工程とをこの順に行うことを特徴とする半導体装置の製造方法。
  2. トレンチを形成する工程が、半導体基板の主面に所望のパターンに形成された絶縁膜をマスクとしてトレンチエッチングする工程の後に、第一の非酸化性かつ非窒化性雰囲気にて熱処理する工程と、ハロゲン系ガスによるエッチング工程と第二の非酸化性かつ非窒化性雰囲気にて熱処理する工程とをこの順に行うことを特徴とする請求項１記載の半導体装置の製造方法。
  3. トレンチの幅が２．０μｍ以下、トレンチの深さが０．５μｍ以上であることを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. トレンチの幅が1．０μｍ以下であることを特徴とする請求項３記載の半導体装置の製造方法。
  5. 半導体基板の主面に所望のパターンに形成された絶縁膜をマスクにしてエッチングする工程が異方性ドライエッチングであることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
  6. ハロゲン系ガスによりトレンチ内部をエッチングする工程がハロゲン系ガスとして、塩化水素ガスまたは塩素ガスを用いることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
  7. ハロゲン系ガスによりトレンチ内部をエッチングする工程がキャリアガスとして、水素を用いて１００×１３３．３パスカル乃至７６０×１３３．３パスカルの雰囲気で温度９００℃乃至１０５０℃の範囲でエッチングをすることを特徴とする請求項６記載の半導体装置の製造方法。
  8. ハロゲン系ガスによりトレンチ内部をエッチングする工程後のトレンチ側壁のテーパー角が８７度乃至９０度未満であることを特徴とする請求項７記載の半導体装置の製造方法。
  9. 非酸化性かつ非窒化性雰囲気にて熱処理する工程が７６０×１３３．３パスカル未満の圧力のキャリアガス雰囲気で温度９００℃乃至１０５０℃の範囲で行われることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
  10. 非酸化性かつ非窒化性雰囲気にて熱処理する工程の後、トレンチ内部に犠牲酸化膜の形成および除去をする工程を介して、ゲート酸化膜を形成する工程を行うことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。
  11. 非酸化性かつ非窒化性雰囲気にて熱処理する工程で用いられる雰囲気ガスが水素、アルゴン、ヘリウムから選ばれるいずれかのガスである請求項１乃至９のいずれか一項に記載の半導体装置の製造方法
  12. ゲート酸化膜としてシリコン酸化膜を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
  13. ゲート酸化膜がシリコン窒化膜を含む積層構造として形成することを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 半導体基板を回転させながら処理を行うことを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305961A (ja) * 2007-06-07 2008-12-18 Elpida Memory Inc 半導体装置及びその製造方法
JP2011175789A (ja) * 2010-02-23 2011-09-08 Panasonic Electric Works Co Ltd 周期的ナノ構造体の製造方法および電界放射型電子源の製造方法
WO2013077064A1 (ja) * 2011-11-21 2013-05-30 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2016115936A (ja) * 2014-12-11 2016-06-23 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ シールドゲートを有する炭化珪素装置を形成する方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8815744B2 (en) * 2008-04-24 2014-08-26 Fairchild Semiconductor Corporation Technique for controlling trench profile in semiconductor structures
US8563441B2 (en) * 2008-04-28 2013-10-22 Spansion Llc Methods for fabricating memory cells having fin structures with smooth sidewalls and rounded top corners and edges
US7892929B2 (en) * 2008-07-15 2011-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation corner rounding
US8138036B2 (en) * 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
US8035198B2 (en) * 2008-08-08 2011-10-11 International Business Machines Corporation Through wafer via and method of making same
US8299566B2 (en) * 2008-08-08 2012-10-30 International Business Machines Corporation Through wafer vias and method of making same
US8384224B2 (en) * 2008-08-08 2013-02-26 International Business Machines Corporation Through wafer vias and method of making same
US8940615B2 (en) * 2012-09-09 2015-01-27 United Microelectronics Corp. Method of forming isolation structure
US8828779B2 (en) * 2012-11-01 2014-09-09 United Microelectronics Corp. Backside illumination (BSI) CMOS image sensor process
CN103943501A (zh) * 2013-01-22 2014-07-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US9385069B2 (en) * 2013-03-07 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gate contact structure for FinFET
CN104701170B (zh) * 2013-12-05 2017-08-25 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN112289675A (zh) * 2019-07-22 2021-01-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法及半导体结构
CN111370301B (zh) * 2020-03-19 2023-11-21 常州星海电子股份有限公司 超大功率光阻玻璃芯片生产工艺
CN114078705B (zh) * 2020-08-18 2024-01-23 中芯南方集成电路制造有限公司 一种半导体结构的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56124437A (en) * 1980-03-07 1981-09-30 Chiyou Lsi Gijutsu Kenkyu Kumiai Gas phase chemical reaction apparatus
JPS62211923A (ja) * 1986-03-13 1987-09-17 Sanyo Electric Co Ltd トレンチの形成方法
JP2002231945A (ja) * 2001-02-06 2002-08-16 Denso Corp 半導体装置の製造方法
JP2003229479A (ja) * 2002-01-31 2003-08-15 Fuji Electric Co Ltd 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW388096B (en) * 1996-06-10 2000-04-21 Texas Instruments Inc Integrated circuit insulator and method
JP3414590B2 (ja) 1996-06-20 2003-06-09 株式会社東芝 半導体装置の製造方法
JP2000164691A (ja) * 1998-11-25 2000-06-16 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001144170A (ja) * 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100338771B1 (ko) * 1999-11-12 2002-05-30 윤종용 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치소자분리방법
US6864532B2 (en) * 2000-01-14 2005-03-08 Denso Corporation Semiconductor device and method for manufacturing the same
JP3424667B2 (ja) 2000-10-13 2003-07-07 株式会社デンソー 半導体基板の製造方法
JP5058406B2 (ja) 2000-10-31 2012-10-24 ローム株式会社 半導体装置の製造方法
US7183600B2 (en) * 2003-06-03 2007-02-27 Samsung Electronics Co., Ltd. Semiconductor device with trench gate type transistor and method of manufacturing the same
KR100550779B1 (ko) * 2003-12-30 2006-02-08 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
US7148120B2 (en) * 2004-09-23 2006-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming improved rounded corners in STI features

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56124437A (en) * 1980-03-07 1981-09-30 Chiyou Lsi Gijutsu Kenkyu Kumiai Gas phase chemical reaction apparatus
JPS62211923A (ja) * 1986-03-13 1987-09-17 Sanyo Electric Co Ltd トレンチの形成方法
JP2002231945A (ja) * 2001-02-06 2002-08-16 Denso Corp 半導体装置の製造方法
JP2003229479A (ja) * 2002-01-31 2003-08-15 Fuji Electric Co Ltd 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305961A (ja) * 2007-06-07 2008-12-18 Elpida Memory Inc 半導体装置及びその製造方法
JP2011175789A (ja) * 2010-02-23 2011-09-08 Panasonic Electric Works Co Ltd 周期的ナノ構造体の製造方法および電界放射型電子源の製造方法
WO2013077064A1 (ja) * 2011-11-21 2013-05-30 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2013110238A (ja) * 2011-11-21 2013-06-06 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US9293549B2 (en) 2011-11-21 2016-03-22 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
JP2016115936A (ja) * 2014-12-11 2016-06-23 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ シールドゲートを有する炭化珪素装置を形成する方法
US9577073B2 (en) 2014-12-11 2017-02-21 Infineon Technologies Ag Method of forming a silicon-carbide device with a shielded gate
US9960230B2 (en) 2014-12-11 2018-05-01 Infineon Technologies Ag Silicon-carbide transistor device with a shielded gate

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