CN100495681C - 半导体器件的制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件的制造方法，包含如下步骤：在硅衬底10上形成由氧化硅膜12和氮化硅膜14构成的硬掩模20，其中氮化硅膜14的宽度小于氧化硅膜12的宽度；使用硬掩模20作为掩模蚀刻硅衬底10，以在硅衬底10中形成用于限定有源区24的沟槽26；以及在形成有沟槽26的硅衬底10上形成氧化硅膜28。

Description

半导体器件的制造方法
技术领域
本发明涉及一种半导体器件的制造方法，特别是涉及包含器件隔离区形成步骤的半导体器件的制造方法。
背景技术
浅槽隔离(STI)作为一种形成器件隔离区的工艺而为人们所知，其中器件隔离区用以在硅衬底中限定有源区。
将参照图9A至图10C说明通过STI形成器件隔离区的传统方法。图9A至10C为示出通过STI形成器件隔离区的传统方法的截面图。
首先，通过例如热氧化在硅衬底100上形成作为焊盘(pad)氧化膜的氧化硅膜102。然后，通过例如化学气相沉积(CVD)在氧化硅膜102上形成氮化硅膜104。
接着，通过光刻和干蚀刻图案化氮化硅膜104及氧化硅膜102(图9A)。
接着，使用氮化硅膜104作为掩模，通过例如活性离子蚀刻(RIE)蚀刻硅衬底100。从而在硅衬底100中形成用于器件隔离的沟槽106(图9B)。
接着，通过例如CVD在形成有沟槽106的硅衬底100的整个表面上沉积氧化硅膜108。然后，使用氮化硅膜104作为停止层(stopper)，通过例如化学机械抛光(CMP)抛光氧化硅膜108直至暴露氮化硅膜104的表面，以去除氮化硅膜104上的氧化硅膜108(图9C)。
接着，通过使用例如热磷酸的湿蚀刻，去除氮化硅膜104(图10A)。
因此，由埋入沟槽106中的氧化硅膜108形成器件隔离区110。器件隔离区110限定有源区112。
然后，执行离子注入，在硅衬底100中形成阱和沟道(channel)。然后，执行湿蚀刻，作为离子注入之后的后处理等。这次湿蚀刻去除有源区112中硅衬底100上的氧化硅膜以及氧化硅膜108的上部，并平坦化衬底表面(图10B)。
接着，通过例如热氧化，在形成有器件隔离区110的硅衬底100上形成氧化硅膜的栅极绝缘膜114。
然后，通过例如CVD在栅极绝缘膜114上沉积多晶硅膜，随后通过光刻和干蚀刻将该多晶硅膜图案化。从而形成多晶硅膜的栅极116，该栅极116延伸覆盖有源区112和器件隔离区110(图10C)。
但是，上述如图9A至10C所示的传统STI具有如下所述的缺点。
如上所述，作为离子注入的后处理等执行湿蚀刻，以去除氧化硅膜108的上部，从而平坦化衬底表面。在湿蚀刻中，各向同性地蚀刻氧化硅膜108的上部，因而，如图10B所示，沿有源区112的边缘在器件隔离区110的氧化硅膜108中形成凹槽118。
因此，在随后形成栅电极116的步骤中，栅电极116被埋入凹槽118。埋入凹槽118中的部分栅电极116是引发电场集中从而导致漏电流的一个原因。埋入凹槽118中的部分栅电极116易于产生有缺陷的图案，这也将导致栅电极116之间短路。
例如，日本特开平11-145275(1999)中公开一种抑制在有源区边缘周围的器件隔离区中产生这种结构缺陷的技术。
发明内容
本发明的目的是提供一种半导体器件的制造方法，其可以确保防止沿有源区边缘的器件隔离区中产生结构缺陷。
按照本发明的一个方案，提供一种半导体器件的制造方法，包括如下步骤：在半导体衬底上形成第一绝缘膜，该第一绝缘膜的蚀刻特性不同于该半导体衬底的蚀刻特性；在该第一绝缘膜上形成第二绝缘膜，该第二绝缘膜的蚀刻特性不同于该第一绝缘膜的蚀刻特性；在使该第二绝缘膜的侧壁上沉积反应产物的条件下，通过第一干蚀刻图案化该第二绝缘膜；利用该侧壁上沉积有该反应产物的该第二绝缘膜作为掩模，通过第二干蚀刻图案化该第一绝缘膜，以形成由第一绝缘膜和第二绝缘膜构成的掩模层，其中该第二绝缘膜的宽度小于该第一绝缘膜的宽度；以该掩模层作为掩模蚀刻该半导体衬底，以形成限定有源区的器件隔离沟槽；在形成有器件隔离沟槽的半导体衬底上形成第三绝缘膜；以及去除该第二绝缘膜上的第三绝缘膜，以形成埋入该器件隔离沟槽中的器件隔离膜，该器件隔离膜具有在该有源区的周边上突出的突出部分。
按照本发明，在半导体衬底上形成由第一绝缘膜和第二绝缘膜构成的掩模层，其中该第一绝缘膜的蚀刻特性不同于该半导体衬底的蚀刻特性，该第二绝缘膜的蚀刻特性不同于该第一绝缘膜的蚀刻特性；以该掩模层作为掩模蚀刻该半导体衬底，以在该半导体衬底中形成限定有源区的器件隔离沟槽；在形成有该器件隔离沟槽的半导体衬底上形成第三绝缘膜；以及去除该第二绝缘膜上的第三绝缘膜，以形成埋入该器件隔离沟槽中的器件隔离膜，该器件隔离膜具有在该有源区的周边上突出的突出部分。因而，通过器件隔离膜的突出部分可保护沿有源区边缘的器件隔离膜，从而可确保防止在沿有源区边缘的器件隔离区中产生结构缺陷。
附图说明
图1A-1C、2A-2C、3A-3C以及4A-4B为按照本发明第一实施例的半导体器件在其制造方法的步骤中的截面图，其示出该方法。
图5A-5C、6A-6C、7A-7C以及8A-8B为按照本发明第二实施例的半导体器件在其制造方法的步骤中的截面图，其示出该方法。
图9A-9C以及10A-10C为示出通过STI形成器件隔离区的传统方法的截面图。
具体实施方式
[本发明的产生原因]
在日本特开平11-145275公开的技术中，在如图9A至图10C所示的STI中，在形成沟槽106的步骤之后且在形成氧化硅膜108的步骤之前，各向同性地蚀刻氮化硅膜104而使其减少。由于氮化硅膜104减少，从而使氮化硅膜104的外周从氧化硅膜102的外周缩回。因而，在这种技术中，形成在有源区112的周边上突出的氧化硅膜108。因此，保护有源区112边缘附近的器件隔离区110中的氧化硅膜108不被过量蚀刻。
在日本特开平11-145275公开的技术中，在硅衬底中形成器件隔离沟槽之后，通过干蚀刻或湿蚀刻执行减少氮化硅膜的步骤。从而在暴露沟槽侧壁的情况下执行用于减少氮化硅膜的干蚀刻或湿蚀刻。因而，在暴露沟槽侧壁的情况下执行蚀刻的技术，具有如下缺点。
在通过干蚀刻减少氮化硅膜时，通常使用含碳氟化合物基气体的蚀刻气体作为蚀刻气体。由这种蚀刻气体产生的氟基(fluorine radicals)不仅蚀刻氮化硅膜，而且损害在沟槽侧壁上暴露的硅衬底，这将导致晶体缺陷。
另一方面，在通过湿蚀刻减少氮化硅膜时，通常使用热磷酸作为蚀刻液。但是，氮化硅膜的硅含量比率(content ratio)易于变化，从而在蚀刻中氮化硅膜的蚀刻速率变化较大。因而，在湿蚀刻中难以控制氮化硅膜的减少量，从而难以充分控制沿有源区的边缘在器件隔离区中产生的结构缺陷。此外，使用热磷酸的蚀刻在氮化硅膜与硅层之间具有较小的选择率。因此，在湿蚀刻中，还存在可能蚀刻沟槽侧壁的风险，从而导致侧壁表面粗糙化以及生成晶体缺陷等缺点。
[第一实施例]
将参照图1A至图4B说明按照本发明第一实施例的半导体器件的制造方法。图1A至图4B为按照本实施例的半导体器件在其制造方法的步骤中的截面图，其示出该方法。
首先，通过例如热氧化在硅衬底10的表面上形成例如10nm厚的氧化硅膜12，作为焊盘氧化膜。
接着，通过例如低压CVD在氧化硅膜12上沉积例如100nm厚的氮化硅膜14。
接着，在氮化硅膜14上形成抗反射膜(BARC)16(图1A)。
接着，通过光刻在抗反射膜16上形成光致抗蚀剂膜18，该光致抗蚀剂膜18暴露将形成器件隔离区的区域(图1B)。形成的光致抗蚀剂膜18的宽度小于将形成有源区的区域，并覆盖将形成有源区的区域。
然后，以光致抗蚀剂膜18作为掩模，按顺序蚀刻抗反射膜16、氮化硅膜14以及氧化硅膜12。从而形成由氧化硅膜12和氮化硅膜14构成的硬掩模20。硬掩模20将用作沟槽蚀刻的掩模，如后文所述。这次蚀刻的条件为在氮化硅膜14的侧壁上沉积反应产物22。因此，将硬掩模20的氧化硅膜12图案化为具有一定的宽度，用以确定有源区的宽度。另一方面，将氮化硅膜14图案化为具有小于氧化硅膜12的宽度(图1C)。
以下将详细说明用于形成硬掩模20的蚀刻工艺的蚀刻条件，其作为按照本实施例的半导体器件制造方法的一个主要特征。
在使得氮化硅膜14与氧化硅膜12的蚀刻选择率较高的条件下，执行形成硬掩模的蚀刻。使用含碳氟化合物基气体的蚀刻气体作为蚀刻气体。该碳氟化合物基气体可为通常半导体工艺中所采用的CHaFb、CxFy，特别是CF4、CHF3、CH2F2、CH3F、C3F6、C4F8、C4F6、C5F8等。
用于形成硬掩模20的蚀刻工艺分为主蚀刻和随后的过蚀刻，其中主蚀刻用于将抗反射膜16和氮化硅膜14向下蚀刻至氧化硅膜12，过蚀刻用于蚀刻氧化硅膜12。
在主蚀刻中，使用光致抗蚀剂膜18作为掩模，按顺序干蚀刻抗反射膜16和氮化硅膜14。
主蚀刻的条件为例如感应耦合等离子体(ICP)蚀刻系统、室内压为90mTorr(毫乇)、ICP线圈功率为800W、RF偏压的峰值电压为400V、蚀刻气体为CHF3/O2/Ar、以及蚀刻气体CHF3/O2/Ar的流量分别为30/2/200sccm。
在主蚀刻中，当蚀刻氮化硅膜14并暴露氧化硅膜12时，在氮化硅膜14的侧壁上上沉积的反应产物22急剧增加。反应产物22为由碳氟化合物基气体的反应所产生的碳氟化合物基聚合物。
此处，当氮化硅膜14与氧化硅膜12的蚀刻选择率较低时，难以控制反应产物22的沉积量。因而，如上所述，在主蚀刻中，在使得氮化硅膜14与氧化硅膜12的蚀刻选择率较高的条件下，蚀刻氮化硅膜14。
例如，在蚀刻系统的室内压低于40mTorr的情况下，氮化硅膜14与氧化硅膜12的蚀刻选择率通常降低。因而，优选主蚀刻的室内压例如为高于或等于40mTorr。在蚀刻系统的室内压高于200mTorr的情况下，通过蚀刻形成的图案密度差别太大而不适于制作精细图案。因而，优选主蚀刻的室内压例如为低于或等于200mTorr。
对于主蚀刻，添加氧气至含碳氟化合物基气体的蚀刻气体中。在蚀刻中添加的氧气产生氧基。氧基具有蚀刻碳氟化合物基聚合物的性质。因而，控制添加氧气的流量、以及碳氟化合物基气体与氧气的流量比率，可控制主蚀刻中反应产物22的沉积量。
除碳氟化合物基气体和氧气之外，蚀刻气体可适当含有惰性气体，例如氩气、氦气、氙气等。
在蚀刻氮化硅膜14并同时在其侧壁上沉积反应产物22之后，作为过蚀刻，利用光致抗蚀剂膜18和氮化硅膜14作为掩模，连续地干蚀刻氧化硅膜12。与主蚀刻一起，在与执行主蚀刻(蚀刻氮化硅膜14)同一个蚀刻系统的同一个室中，立即执行干蚀刻。因此，缩短了形成硬掩模20所需的时间，并可以降低制造工艺的成本。
过蚀刻的条件为例如ICP蚀刻系统、室内压为4mTorr、ICP线圈功率为800W、RF偏压的峰值电压为410V、蚀刻气体为CF4/CH2F2/He、以及蚀刻气体CF4/CH2F2/He的流量分别为10/40/200sccm。
利用在氮化硅膜14的侧壁上沉积的反应产物22执行过蚀刻。反应产物22起到掩模的作用，从而不会蚀刻位于反应产物22下方的氧化硅膜12。也就是说，在过蚀刻中，氮化硅膜14掩蔽位于氮化硅膜14下方的氧化硅膜12，而反应产物22掩蔽位于反应产物22下方的氧化硅膜12，从而保持氧化硅膜12不被蚀刻。因此，氧化硅膜12图案化为具有大于氮化硅膜14的宽度。
如上所述，按照本实施例的半导体器件制造方法的一个主要特征为形成由氧化硅膜12和氮化硅膜14构成的硬掩模20，作为沟槽蚀刻的掩模，其中将氧化硅膜12图案化为具有一定的宽度，用以确定有源区的宽度，而将氮化硅膜14图案化为具有小于氧化硅膜12的宽度。
在这种硬掩模20中，可通过控制反应产物22的沉积量，将同一侧上的氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1设定为预设值。距离d1的设定将在后文说明。
因此，在硅衬底10上形成由氧化硅膜12和氮化硅膜14构成硬掩模20，暴露将形成器件隔离区的区域中的硅衬底10表面，其中将氧化硅膜12图案化为具有一定的宽度，用以确定有源区的宽度，而将氮化硅膜14图案化为具有小于氧化硅膜12的宽。在氮化硅膜14的侧壁上沉积反应产物22。
然后，通过使用例如HF(氢氟酸)和SPM(硫酸/过氧化氢混合物)液的湿清洗，去除氮化硅膜14上剩余的光致抗蚀剂膜18和抗反射膜16，以及氮化硅膜14的侧壁上剩余的反应产物22(图2A)。也可以通过使用例如HF和APM(氨/过氧化氢混合物)液的湿清洗，可以去除光致抗蚀剂膜18、抗反射膜16以及反应产物22。此外，也可以通过使用氧等离子体的灰化去除光致抗蚀剂膜18、抗反射膜16以及反应产物22。
由于以下原因，在使用硬掩模20作为掩模的沟槽蚀刻之前去除在氮化硅膜14的侧壁上沉积的反应产物22。也就是说，碳氟化合物基聚合物的反应产物22具有高吸水性。因而，当在不去除反应产物22的情况下，使用硬掩模20作为掩模执行沟槽蚀刻时，由于水等的影响，沟槽的加工结构极不稳定，从而降低沟槽蚀刻的重复性。
然后，使用由氧化硅膜12和氮化硅膜14构成的硬掩模20作为掩模干蚀刻硅衬底10。从而在硅衬底10中形成用于限定有源区24的器件隔离沟槽26(图2B)。此时，由硬掩模20的氧化硅膜12的宽度确定有源区24的宽度。
在形成硬掩模20之后暴露的硅衬底10表面上常形成自然氧化膜。在这种情况下，在用于在硅衬底10中形成沟槽26的主蚀刻之前执行用于去除自然氧化膜的蚀刻。去除自然氧化膜的条件为例如ICP蚀刻系统、室内压为5mTorr、ICP线圈功率为200W、RF偏压的峰值电压为400V、蚀刻气体为CF4、以及蚀刻气体CF4的流量为100sccm。
在使得硅衬底10与氮化硅膜14及氧化硅膜12的蚀刻选择率较高的条件下，执行用于在硅衬底10中形成沟槽26的主蚀刻。例如，蚀刻气体为溴化氢(HBr)气体、氯气(Cl2)、氯化氢(HCl)气体以及碘化氢(HI)气体中的至少一种或更多种气体与氧气的混合气体。添加氧气至蚀刻气体可使得硅衬底10与氮化硅膜14及氧化硅膜12的蚀刻选择率较高，从而保护氧化硅膜12的周边不会受到主蚀刻的蚀刻及再处理，从而抑制硬掩模20的氧化硅膜12的宽度与氮化硅膜14的宽度之间的差别变化。
例如，当已沉积反应产物22的部分氧化硅膜12的膜厚为10nm时，为形成300nm深的沟槽26，蚀刻条件设定为硅衬底10与氧化硅膜12的蚀刻选择率大于或等于30。当在执行用于形成沟槽26的主蚀刻之前执行用于去除自然氧化膜的蚀刻时，蚀刻条件设定为有效蚀刻选择率大于或等于30，该有效蚀刻选择率考虑氧化硅膜12被用于去除自然氧化膜的蚀刻去除的量。
主蚀刻的具体条件为例如ICP蚀刻系统、室内压为40mTorr、ICP线圈功率为1000W、RF偏压的峰值电压为400V、蚀刻气体为HBr/O2、以及蚀刻气体HBr/O2的流量分别为450/13sccm。在这种情况下，通过实验证明可以获得硅衬底10与氧化硅膜12的蚀刻选择率在氧化硅膜12的肩部处大于或等于30，并且在平坦区域大于或等于50。
优选地，硬掩模20的氧化硅膜12的膜厚设定为例如大于或等于5nm。这是因为当氧化硅膜12的膜厚低于例如5nm时，氧化硅膜12不能充分起到沟槽蚀刻掩模的作用。优选地，将氧化硅膜12的膜厚设定为低于或等于氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1。将详细说明这点。
接着，热氧化形成有沟槽26的硅衬底10，以在沟槽26的内壁和底表面上形成例如20nm厚的氧化硅膜(未示出)。
接着，通过例如高密度等离子体CVD，在形成有沟槽26的硅衬底10整个表面上沉积例如500nm厚的氧化硅膜28。从而将氧化硅膜28埋入沟槽26中(图2C)。
接着，使用氮化硅膜14作为停止层，通过例如CMP抛光氧化硅膜28，直至暴露氮化硅膜14的表面，从而去除氮化硅膜14上的氧化硅膜28(图3A)。
在按照本实施例的半导体器件的制造方法中，在用于沟槽蚀刻的硬掩模20中，氮化硅膜14的宽度小于氧化硅膜12的宽度。因而，氧化硅膜28具有位于有源区24周边上的突出部分28a，突出长度与氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1相对应。
然后，蚀刻氧化硅膜28以去除氧化硅膜28上部的一部分(图3B)。因而，氧化硅膜28的表面降低至介于氮化硅膜14表面与有源区24中的硅衬底10表面之间的高度。
然后，在将在后文说明的去除氮化硅膜14的步骤之后和形成栅极绝缘膜32的步骤之前，执行一系列湿蚀刻，作为离子注入之后的后处理等。所述系列湿蚀刻还将形成有沟槽26的区域中的氧化硅膜28上部去除厚度d2。在有源区24中硅衬底10的外周部分上方，所述系列湿蚀刻将氧化硅膜(氧化硅膜12和氧化硅膜28的突出部分28a的剩余部分)去除厚度d2，以暴露硅衬底10的表面。
由此，将氧化硅膜去除厚度d2，从而平坦化衬底表面，以在有源区10中的硅衬底10表面与氧化硅膜28的表面之间基本上不形成台阶。然后，预先估计厚度d2，并在图3B所示的氧化硅膜28的蚀刻中，去除氧化硅膜28上部的一部分以使氧化硅膜剩余与图示厚度d2相对应的厚度。换句话说，在图3B所示的氧化硅膜28的蚀刻中，去除氧化硅膜28上部的一部分，直至从有源区24中硅衬底10的表面到氧化硅膜28的表面的高度相当于通过所述系列湿蚀刻去除的氧化硅膜的厚度。
然后，通过使用例如热磷酸的湿蚀刻去除氮化硅膜14(图3C)。
在去除氮化硅膜14之后，通过使用氢氟酸等的湿蚀刻去除氧化硅膜12的暴露部分。在这次湿蚀刻中，蚀刻并薄化氧化硅膜28。
接着，在硅衬底10上形成牺牲氧化膜(未示出)，然后适当执行离子注入，以在硅衬底10中形成阱和沟道。
然后，通过使用氢氟酸等的湿蚀刻去除牺牲氧化膜，以暴露有源区24中的硅衬底10表面。在这次湿蚀刻中，蚀刻并薄化氧化硅膜28。
通过在去除氮化硅膜14的步骤之后和形成栅极绝缘膜32的步骤之前执行的上述系列湿蚀刻，去除有源区24中硅衬底10上的氧化硅膜以及氧化硅膜28的上部。因此，平坦化衬底表面，从而使氧化硅膜28的表面与有源区中的硅衬底10表面基本上在同一高度(图4A)。因此，通过STI在硅衬底10中形成器件隔离区30，且在器件隔离区30中埋入氧化硅膜28的器件隔离膜。
在所述系列湿蚀刻中，各向同性地蚀刻氧化硅膜28的上部。在按照本实施例的半导体器件的制造方法中，氧化硅膜28具有在有源区24的周边上突出的突出部分28a，突出长度与硬掩模20的氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1相对应。氧化硅膜28的突出部分28a防止氧化硅膜28的各向同性蚀刻沿有源区24的边缘在氧化硅膜28中形成凹槽。因此，可将形成有器件隔离区30的硅衬底10表面平坦化，同时保护沿有源区24边缘的器件隔离区30。
此处，氧化硅膜28的突出部分28a在有源区24的周边上突出，突出长度与氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1相对应。因而，在形成硬掩模20时，将氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1设定为等于将通过所述系列湿蚀刻去除的氧化硅膜28的厚度d2。当厚度d2例如为15-20nm时，距离d1也设定为15-20nm。在形成硬掩模20的蚀刻中通过控制在氮化硅膜14的侧壁上沉积的反应产物22的沉积量，将距离d1设定为等于厚度d2。因此，控制从有源区24的周边突出的氧化硅膜28的突出部分28a的长度，从而可确保防止沿有源区24的边缘在氧化硅膜28中形成凹槽。因而，可确保防止暴露沟槽26的侧壁。
在氧化硅膜12的膜厚大于氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1的情况下，通过氧化硅膜28的突出部分28a难以充分保护沿有源区24边缘的器件隔离区30。因而，优选将氧化硅膜12的膜厚设定为等于或小于氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1。
在按照本实施例的半导体器件的制造方法中，在形成沟槽26的步骤之前，形成氮化硅膜14，将该氮化硅膜14图案化为具有小于氧化硅膜12的宽度，这不同于日本特开平11-145275中记载的技术。因而，在按照本实施例的半导体器件的制造方法中，沟槽26的侧壁和底表面不受等离子体处理和湿蚀刻的损害，即在日本特开平11-145275中记载的技术中存在的缺点。
接着，通过例如热氧化在形成有器件隔离区30的硅衬底10上形成例如5nm厚的氧化硅膜的栅极绝缘膜32。
接着，通过例如CVD在栅极绝缘膜32上形成例如100nm厚的多晶硅膜。
接着，通过光刻和干蚀刻图案化多晶硅膜。因此，形成多晶硅膜构成的栅电极34，该栅电极34在有源区24和器件隔离区30上方延伸(图4B)。
在按照本实施例的半导体器件的制造方法中，可防止沿有源区24的边缘在氧化硅膜28中形成凹槽。因而，可防止在有源区24的边缘处产生栅极漏电流，同时可防止栅电极34之间短路。
然后，形成适当的源极/漏极区、层间绝缘膜、插塞、互连层等，完成半导体器件。
如上所述，按照本实施例，形成由氧化硅膜12和氮化硅膜14构成的硬掩模20作为蚀刻沟槽26的掩模，其中将氧化硅膜12图案化为具有一定的宽度，用以确定有源区24的宽度，而将氮化硅膜14图案化为具有小于氧化硅膜12的宽度，从而形成氧化硅膜28，该氧化硅膜28将被埋入沟槽26中并具有在有源区24的周边上突出的突出部分28a。因而，可通过氧化硅膜28的突出部分28a保护沿有源区24边缘的器件隔离区30，从而确保防止沿有源区24边缘的器件隔离区30产生结构缺陷。
此外，按照本实施例，在形成沟槽26的步骤之前形成氮化硅膜14，将该氮化硅膜14图案化为具有小于氧化硅膜12的宽度，从而使沟槽26的侧壁和底表面不会受到损坏。
[第二实施例]
将参照图5A至图8B说明按照本发明第一实施例的半导体器件的制造方法。图5A至图8B为按照本实施例的半导体器件在其制造方法的步骤中的截面图，其示出该方法。本实施例以相同的标号代表与按照第一实施例的半导体器件的制造方法相同的元件，并省略或简化其说明。
按照本实施例的半导体器件的制造方法的一个主要特征是在沟槽蚀刻之前通过蚀刻减少氮化硅膜14，以形成由氧化硅膜12和氮化硅膜14构成的硬掩模20，其中将氧化硅膜12图案化为具有一定的宽度以确定有源区的宽度，而将氮化硅膜14图案化为具有小于氧化硅膜12的宽度。
以与按照第一实施例的半导体器件的制造方法相同的方式，在硅衬底10上按顺序形成氧化硅膜12、氮化硅膜14和抗反射膜16(图5A)。
接着，在氮化硅膜上形成光致抗蚀剂膜18，该光致抗蚀剂膜18暴露将形成器件隔离区的区域并覆盖将形成有源区的区域(图5B)。
然后，使用光致抗蚀剂膜18作为掩模，通过干蚀刻按顺序蚀刻抗反射膜16、氮化硅膜14以及氧化硅膜12。在按照本实施例的半导体器件的制造方法中，将氮化硅膜14和氧化硅膜12图案化为具有基本上相等的宽度，而不像按照第一实施例的半导体器件的制造方法，使用导致反应产物22沉积的蚀刻条件(图5C)。
因此，在硅衬底10上形成氧化硅膜12和氮化硅膜14构成的层状结构，该氧化硅膜12和氮化硅膜14图案化为具有基本上相等的宽度，并暴露将形成器件隔离区的区域中的硅衬底10表面。
接着，通过例如湿处理去除氮化硅膜14上剩余的光致抗蚀剂膜18和抗反射膜16。
接着，通过使用例如热磷酸的湿蚀刻，蚀刻氮化硅膜14，以减少氮化硅膜14(图6A)。因此，使氮化硅膜14的宽度小于氧化硅膜12的宽度。取代湿蚀刻，可在使得氮化硅膜14与氧化硅膜12的蚀刻选择率非常高的条件下，各向同性地干蚀刻氮化硅膜14，从而减少氮化硅膜14。这次干蚀刻可为化学干蚀刻等。
因此，在硅衬底10上形成由氧化硅膜12和氮化硅膜14构成的硬掩模20，其中将氧化硅膜12图案化为具有一定的宽度，用以确定有源区的宽度，而将氮化硅膜14图案化为具有小于氧化硅膜12的宽度。
在硬掩模20中，如同按照第一实施例的半导体器件的制造方法，设定同一侧的氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1。
如同按照第一实施例的半导体器件的制造方法，将硬掩模20的氧化硅膜12的膜厚设定为例如大于或等于5nm。优选地，将氧化硅膜12的膜厚设定为等于或小于氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1。
然后，使用氧化硅膜12和氮化硅膜14构成的硬掩模20作为掩模，以与按照第一实施例的半导体器件的制造方法相同的方式，干蚀刻硅衬底10。因此，在硅衬底10中形成限定有源区24的器件隔离沟槽26(图6B)。此时，通过硬掩模20的氧化硅膜12的宽度确定有源区24的宽度。
然后，热氧化形成有沟槽26的硅衬底10，从而在沟槽26的内壁和底表面上形成例如20nm厚的氧化硅膜(未示出)。
接着，通过例如光密度等离子体CVD，在形成有沟槽26的硅衬底10整个表面上，沉积例如500nm厚的氧化硅膜28。因此，沟槽26填充有氧化硅膜28(图6C)。
接着，使用氮化硅膜14作为停止层，通过例如CMP抛光氧化硅膜28，直至暴露氮化硅膜14的表面，从而去除氮化硅膜14上的氧化硅膜28(图7A)。
在按照本实施例的半导体器件的制造方法中，如同按照第一实施例的半导体器件的制造方法，在用于沟槽蚀刻的硬掩模20中，氮化硅膜14的宽度小于氧化硅膜12的宽度。因而，氧化硅膜28具有在有源区24的周边上突出的突出部分28a，突出长度与氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1相对应。
接着，蚀刻氧化硅膜28以去除氧化硅膜28上部的一部分(图7B)。因而，氧化硅膜28的表面降低至有源区24中氮化硅膜14的表面与硅衬底10的表面之间的高度。以与按照第一实施例的半导体器件的制造方法相同的方式，去除氧化硅膜28上部的一部分，以保留厚度为d2的部分。
接着，通过使用例如热磷酸的湿蚀刻去除氮化硅膜14(图7C)。
在去除氮化硅膜14之后，通过使用氢氟酸等的湿蚀刻去除氧化硅膜12的暴露部分，以暴露有源区24中的硅衬底10表面。在这次湿蚀刻中，蚀刻并薄化氧化硅膜28。
接着，在硅衬底10上形成牺牲氧化膜(未示出)，然后执行适当的离子注入，以在硅衬底10中形成阱和沟道。
接着，通过使用氢氟酸等的湿蚀刻去除牺牲氧化膜，以暴露有源区24中的硅衬底10表面。在这次湿蚀刻中，蚀刻并薄化氧化硅膜28。
通过在去除氮化硅膜14的步骤之后和形成栅极绝缘膜32的步骤之前执行的上述系列湿蚀刻，去除有源区24中硅衬底10上的氧化硅膜以及氧化硅膜28的上部。因此，平坦化衬底表面，从而使氧化硅膜28的表面与有源区中硅衬底10的表面基本上在同一高度(图8A)。因此，通过STI在硅衬底10中形成器件隔离区30，在该器件隔离区30中埋入氧化硅膜28的器件隔离膜。
在所述系列湿蚀刻中，各向同性地蚀刻氧化硅膜28的上部。在本实施例的半导体器件的制造方法以及按照第一实施例的半导体器件的制造方法中，氧化硅膜28具有在有源区24的周边上突出的突出部分28a，突出长度与硬掩模20的氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1相对应。氧化硅膜28的突出部分28a可防止氧化硅膜28的各向同性蚀刻沿有源区24的边缘在氧化硅膜28中形成凹槽。因此，可平坦化形成有器件隔离区30的硅衬底10表面，同时保护沿有源区24边缘的器件隔离区30。
此处，氧化硅膜28的突出部分28a在有源区24的周边上突出，突出长度与氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1相对应。因而，在形成硬掩模20时，将氧化硅膜12的侧边与氮化硅膜14的侧边之间的距离d1设定为等于将通过所述系列湿蚀刻去除的氧化硅膜28的厚度d2。例如，当厚度d2例如为15-20nm时，距离d1也设定为15-20nm。通过适当设定减少氮化硅膜14的蚀刻的蚀刻条件，例如蚀刻时间等，设定距离d1。因此，控制在有源区24的周边上突出的氧化硅膜28的突出部分28a的长度，从而可确保防止沿有源区24的边缘在氧化硅膜28中形成凹槽。因而，可确保防止暴露沟槽26的侧壁。
在按照本实施例的半导体器件的制造方法中，在形成沟槽26的步骤之前，执行用于减少氮化硅膜14的蚀刻，这不同于日本特开平11-145275中记载的技术。因而，在按照本实施例的半导体器件的制造方法中，沟槽26的侧壁和底表面不受等离子体处理和湿蚀刻的损害，即在日本特开平11-145275中记载的技术存在的缺点。
接着，以与按照第一实施例的半导体器件的制造方法相同的方式，在形成有器件隔离区30的硅衬底10上形成栅电极34，其中在硅衬底10与栅电极34之间形成有栅极绝缘膜32。
同样，在按照本实施例的半导体器件制造方法中，可防止沿有源区24的边缘在氧化硅膜28中形成凹槽。因而，可防止在有源区24的边缘处产生栅极漏电流，同时可防止栅电极34之间的短路。
然后，形成适当的源极/漏极区、层间绝缘膜、插塞、互连层等，完成该半导体器件。
如上所述，按照本实施例，形成由氧化硅膜12和氮化硅膜14构成的硬掩模20作为蚀刻沟槽26的掩模，其中将氧化硅膜12图案化为具有一定的宽度，用以确定有源区24的宽度2，而将氮化硅膜14图案化为具有小于氧化硅膜12的宽度，从而形成氧化硅膜28，该氧化硅膜28将被埋入沟槽26中并具有在有源区24的周边上突出的突出部分28a。因而，可通过氧化硅膜28的突出部分28a保护沿有源区24边缘的器件隔离区30，从而确保防止沿有源区24边缘的器件隔离区30产生结构缺陷。
此外，按照本实施例，在形成沟槽26的步骤之前，执行用于减少氮化硅膜14的蚀刻，从而可防止沟槽26的侧壁和底表面受到损坏。
[修改实施例]
本发明不限于上述实施例，而可涵盖其它各种修改。
例如，在上述实施例中，形成氧化硅膜12作为焊盘氧化膜。但是，焊盘氧化膜不必一定为氧化硅膜。替代氧化硅膜12，可形成氧化硅膜基的绝缘膜，例如氮氧化硅膜等，其蚀刻特性不同于硅衬底10，而使其与硅衬底10的蚀刻选择率较高。
在上述实施例中，形成氮化硅膜14作为构成硬掩模20的绝缘膜，并且将氮化硅膜14用作通过CMP抛光氧化硅膜28的停止层。但是，这层绝缘膜不必一定为氮化硅膜。替代氮化硅膜14，可形成这样的绝缘膜，即其蚀刻特性不同于焊盘氧化膜，而使其与焊盘氧化膜的蚀刻选择率较高，并且可用作通过CMP抛光的停止层。具体来说，替代氮化硅膜14，可形成富硅氮化硅膜(SiRN膜)、氮氧化硅膜(SiON膜)、SiC膜等。
在上述实施例中，将氧化硅膜28埋入沟槽26中。埋入沟槽26中的绝缘膜不必一定为氧化硅膜。替代氧化硅膜28，例如，在沟槽26中可埋入其它氧化硅膜基的绝缘膜，例如氮氧化硅膜等。
在上述第一实施例中，在形成硬掩模20时，在同一个蚀刻系统的同一个室中，立即执行蚀刻氮化硅膜14的步骤和蚀刻氧化硅膜12的步骤。但是，在同一个蚀刻系统的同一个室中立即执行这些蚀刻步骤不是必须的。

Claims (14)

1.一种半导体器件的制造方法，包括如下步骤：
在半导体衬底上形成第一绝缘膜，该第一绝缘膜的蚀刻特性不同于该半导体衬底的蚀刻特性；
在该第一绝缘膜上形成第二绝缘膜，该第二绝缘膜的蚀刻特性不同于该第一绝缘膜的蚀刻特性；
在使该第二绝缘膜的侧壁上沉积反应产物的条件下，通过第一干蚀刻图案化该第二绝缘膜；
利用该侧壁上沉积有该反应产物的该第二绝缘膜作为掩模，通过第二干蚀刻图案化该第一绝缘膜，以形成由该第一绝缘膜和该第二绝缘膜构成的掩模层，其中该第二绝缘膜的宽度小于该第一绝缘膜的宽度；
以该掩模层作为掩模蚀刻该半导体衬底，以形成限定有源区的器件隔离沟槽；
在形成有器件隔离沟槽的该半导体衬底上形成第三绝缘膜；以及
去除该第二绝缘膜上的该第三绝缘膜，以形成埋入该器件隔离沟槽中的器件隔离膜，该器件隔离膜具有在该有源区的周边上突出的突出部分。
2.按照权利要求1所述的半导体器件的制造方法，在形成该器件隔离膜的步骤之后，还包括如下步骤：
去除该第二绝缘膜；以及
在该有源区上形成栅极绝缘膜，
其中，控制在该有源区的周边上突出的该器件隔离膜的突出部分的长度，以免在去除该第二绝缘膜的步骤与形成该栅极绝缘膜的步骤之间执行的湿蚀刻去除该器件隔离膜，从而暴露该器件隔离沟槽的侧壁。
3.按照权利要求2所述的半导体器件的制造方法，在形成该器件隔离膜的步骤之后且在去除该第二绝缘膜的步骤之前，还包括如下步骤：
去除该器件隔离膜上部的一部分，
在去除该器件隔离膜上部的一部分的步骤中，去除该器件隔离膜上部的该部分，以通过所述湿蚀刻去除该器件隔离膜的上部，从而平坦化该半导体衬底的表面。
4.按照权利要求2所述的半导体器件的制造方法，其中
在该掩模层中该第一绝缘膜在一侧的侧边与该第二绝缘膜在所述一侧的侧边之间的距离等于通过所述湿蚀刻去除的该器件隔离膜上部的厚度。
5.按照权利要求1所述的半导体器件的制造方法，其中
在通过该第一干蚀刻图案化该第二绝缘膜的步骤中，使用含碳氟化合物基气体的蚀刻气体。
6.按照权利要求5所述的半导体器件的制造方法，其中
该蚀刻气体还包含氧气。
7.按照权利要求1所述的半导体器件的制造方法，在形成该掩模层的步骤之后且在形成该器件隔离沟槽的步骤之前，还包括如下步骤：
去除在该第二绝缘膜的侧壁上沉积的反应产物。
8.按照权利要求7所述的半导体器件的制造方法，其中
在去除该反应产物的步骤中，通过使用氢氟酸和硫酸/过氧化氢的混合液，或者氢氟酸和氨/过氧化氢的混合液，去除该反应产物。
9.按照权利要求7所述的半导体器件的制造方法，其中
在去除该反应产物的步骤中，通过氧等离子体处理，去除该反应产物。
10.按照权利要求1所述的半导体器件的制造方法，其中
在形成该掩模层的步骤中，在同一个室中执行通过该第一干蚀刻图案化该第二绝缘膜的步骤和通过该第二干蚀刻图案化该第一绝缘膜的步骤。
11.按照权利要求1所述的半导体器件的制造方法，其中
执行该第一干蚀刻的室内压力为40-200毫乇。
12.按照权利要求1所述的半导体器件的制造方法，其中
该第一绝缘膜的膜厚大于5nm或等于5nm，并且该膜厚等于或小于在该硬掩模中该第一绝缘膜在一侧的侧边与该第二绝缘膜在所述一侧的侧边之间的距离。
13.按照权利要求1所述的半导体器件的制造方法，其中
在形成该器件隔离沟槽的步骤中，通过使用混合气体的干蚀刻，蚀刻该半导体衬底，该混合气体为溴化氢气体、氯气、氯化氢气体以及碘化氢气体中的至少一种或多种气体与氧气的混合气体。
14.按照权利要求1所述的半导体器件的制造方法，其中
该第一绝缘膜为氧化硅膜基的绝缘膜，并且
该第二绝缘膜为氮化硅膜。
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