CN113437015B - 半导体器件的制作方法 - Google Patents

半导体器件的制作方法 Download PDF

Info

Publication number
CN113437015B
CN113437015B CN202110686686.4A CN202110686686A CN113437015B CN 113437015 B CN113437015 B CN 113437015B CN 202110686686 A CN202110686686 A CN 202110686686A CN 113437015 B CN113437015 B CN 113437015B
Authority
CN
China
Prior art keywords
mask layer
isolation structure
substrate
groove
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110686686.4A
Other languages
English (en)
Other versions
CN113437015A (zh
Inventor
张志雄
谢海波
梁玲
李刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110686686.4A priority Critical patent/CN113437015B/zh
Publication of CN113437015A publication Critical patent/CN113437015A/zh
Application granted granted Critical
Publication of CN113437015B publication Critical patent/CN113437015B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)

Abstract

本公开实施例公开了一种半导体器件的制作方法。所述方法包括：形成覆盖衬底的第一掩膜层；形成贯穿第一掩膜层、且底部停留在衬底内的隔离结构；其中，隔离结构的顶部宽度大于隔离结构的底部宽度；形成覆盖第一掩膜层和隔离结构的第二掩膜层；在第二掩膜层中形成开口；其中，开口，显露部分隔离结构以及位于隔离结构外围的部分第一掩膜层；通过开口，去除显露的隔离结构、显露的第一掩膜层以及位于第一掩膜层下方的部分衬底，形成凹槽；其中，凹槽的底部位于衬底内；第一掩膜层的去除速率小于或等于隔离结构的去除速率；填充凹槽，形成导电结构。

Description

半导体器件的制作方法
技术领域
本公开实施例涉及半导体器件领域，尤其涉及一种半导体器件的制作方法。
背景技术
随着科技的发展，人们生活中的便携式电子设备越来越多，比如数码相机、MP3、平板电脑和智能手机等。因此，存储器的市场也得到了快速成长，使得存储器的集成度和位密度逐渐增加。
然而，随着存储器的集成度和位密度的增加，存储器中各元件的特征尺寸越来越小，导致存储器的电性能和可靠性较差。因此，如何在保证存储器的集成度和位密度较高的同时，提高存储器的电性能和可靠性，成为亟待解决的问题。
发明内容
有鉴于此，本公开实施例提供一种半导体器件的制作方法，所述方法包括：
形成覆盖衬底的第一掩膜层；
形成贯穿所述第一掩膜层、且底部停留在所述衬底内的隔离结构；其中，所述隔离结构的顶部宽度大于所述隔离结构的底部宽度；
形成覆盖所述第一掩膜层和所述隔离结构的第二掩膜层；
在所述第二掩膜层中形成开口；其中，所述开口，显露部分所述隔离结构以及位于所述隔离结构外围的部分所述第一掩膜层；
通过所述开口，去除显露的所述隔离结构、显露的所述第一掩膜层以及位于所述第一掩膜层下方的部分所述衬底，形成凹槽；其中，所述凹槽的底部位于所述衬底内；所述第一掩膜层的去除速率小于或等于所述隔离结构的去除速率；
填充所述凹槽，形成导电结构。
在一些实施例中，所述显露的隔离结构包括：第一子隔离结构和第二子隔离结构；其中，所述第一子隔离结构位于所述第一掩膜层中，所述第二子隔离结构位于所述衬底中；
所述通过所述开口，去除显露的所述隔离结构、显露的所述第一掩膜层以及位于所述第一掩膜层下方的部分所述衬底，形成凹槽；包括:
通过所述开口，对所述第一子隔离结构和显露的所述第一掩膜层执行第一刻蚀，形成第一子凹槽；其中，所述第一子凹槽的底部显露所述衬底；
通过所述第一子凹槽，对所述第二子隔离结构和显露的所述衬底执行第二刻蚀，形成第二子凹槽；
其中，所述凹槽包括连通的所述第一子凹槽和所述第二子凹槽，所述凹槽的顶部开口尺寸大于所述凹槽的底部尺寸；所述第二子凹槽的底部位于所述衬底中；所述第二刻蚀的刻蚀剂不同于所述第一刻蚀的刻蚀剂。
在一些实施例中，所述通过所述开口，对所述第一子隔离结构和显露的所述第一掩膜层执行第一刻蚀，包括：
利用第一气体刻蚀所述第一子隔离结构和显露的所述第一掩膜层，以形成所述第一子凹槽；
所述通过所述第一子凹槽，对所述第二子隔离结构和显露的所述衬底执行第二刻蚀，包括：
利用所述第一气体和第二气体刻蚀所述第二子隔离结构和显露的所述衬底，以形成所述第二子凹槽。
在一些实施例中，所述第一气体包括：碳氟类气体；所述第二气体包括：溴化氢和氯气。
在一些实施例中，所述方法还包括：
在形成所述凹槽之后，且在形成所述导电结构之前，去除剩余的所述第二掩膜层和剩余的所述第一掩膜层。
在一些实施例中，所述形成贯穿所述第一掩膜层、且底部停留在所述衬底内的隔离结构，包括：
形成贯穿所述第一掩膜层、且底部停止在所述衬底中的沟槽；其中，所述沟槽的顶部宽度大于所述沟槽的底部宽度；
向所述沟槽中填充绝缘材料，以形成所述隔离结构。
在一些实施例中，所述方法还包括：形成覆盖所述衬底的阻挡层；
所述形成覆盖衬底的第一掩膜层，包括：形成覆盖所述阻挡层的所述第一掩膜层。
在一些实施例中，所述通过所述开口，去除显露的所述隔离结构、显露的所述第一掩膜层以及位于所述第一掩膜层下方的部分所述衬底，形成凹槽，包括：
通过所述开口，去除显露的所述隔离结构、显露的所述第一掩膜层、位于显露的所述第一掩膜层下方的所述阻挡层以及位于显露的所述第一掩膜层下方的部分所述衬底，形成所述凹槽。
在一些实施例中，所述阻挡层的组成材料，包括：氧化硅；所述第一掩膜层的组成材料，包括：氮化硅。
在一些实施例中，所述隔离结构的组成材料，包括：氧化硅；所述衬底的组成材料，包括：硅或多晶硅。
在一些实施例中，所述隔离结构的顶面与所述第一掩膜层相对远离所述衬底的表面基本平齐。
在一些实施例中，所述方法应用于制造三维存储器。
在一些实施例中，所述三维存储器包括：3D NAND存储器。
本公开实施例中，通过形成覆盖第一掩膜层和隔离结构的第二掩膜层，并在该第二掩膜层中形成开口，由于第一掩膜层的去除速率小于或等于隔离结构的去除速率，通过该开口可去除位于衬底上方的第一掩膜层和隔离结构，可使得所形成的凹槽更接近预设图案，在填充凹槽形成导电结构后，可减少导电结构漏电现象的发生，有利于提高存储器的电性能和可靠性。
附图说明
图1a至图1e是根据相关技术示出的一种半导体器件的制作方法的结构示意图；
图2a和图2b是根据一种实施例示出的一种半导体器件的电镜测试图；
图3是根据本公开实施例示出的一种半导体器件的制作方法的流程示意图；
图4a至图4g是根据本公开实施例示出的一种半导体器件的制作方法的结构示意图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
随着存储器的集成度和位密度增加，存储器中场效应晶体管的栅极(Gate)的特征尺寸(Critical Ddimension，CD)越来越小。为了适应栅极特征尺寸(Gate CD)的减小，场效应晶体管的沟道长度也相应地不断缩短。
然而，随着场效应晶体管沟道长度的缩短，场效应晶体管中源极(Source，简称S)与漏极(Drain，简称D)间的距离也随之缩短，栅极对沟道的控制能力随之变差，使得源极和漏极(S/D)之间互通，从而导致漏电问题(Leakage issue)。
相关技术中，通过将平面的栅极(2D gate)转向三维的栅极(3D gate)，例如，形成凹陷栅极(Recess gate)，以增加栅极对沟道的控制能力。然而，在凹陷栅极的制作过程中，容易形成漏电路径，降低存储器的电性能。
图1a至图1e是根据相关技术示出的一种半导体器件的制作方法的结构示意图。参照图1a至图1e所示，该半导体器件的制作至少包括以下步骤：
步骤一：参照图1a所示，形成覆盖衬底10的介质层11和掩膜层12，形成贯穿掩膜层12、介质层11、且底部停留在衬底10内的隔离结构13；其中，隔离结构13的顶面与掩膜层12相对远离衬底10的表面平齐，隔离结构13的顶部宽度大于隔离结构的底部宽度；
步骤二：参照图1b所示，去除掩膜层12，显露介质层11的上表面11a；
步骤三：参照图1c所示，形成覆盖介质层11以及隔离结构13的光刻胶层14，并在光刻胶层14中形成开口15；其中，开口15显露部分隔离结构13以及介质层11的上表面11a；
步骤四：参照图1d所示，通过开口15去除显露的隔离结构13、显露的介质层11以及位于显露的介质层11下方的部分衬底10，形成凹槽16；
步骤五：参照图1e所示，向凹槽16中填充导电材料，形成导电结构17。
通过执行上述步骤可在衬底中形成导电结构17(即凹陷栅极)。然而，在上述步骤三和步骤四中，即刻蚀形成凹槽16的过程中，由于刻蚀气体对介质层11和隔离结构13以及衬底10的刻蚀选择比之间存在较大的差异，使得位于显露的隔离结构13下方的部分衬底难以被去除。
此外，由于隔离结构13的顶部宽度大于其底部宽度，图2a示出了隔离结构13的电镜图，隔离结构13顶部相较于其底部突出的部分(图1c中圆圈所示)，可能会阻挡刻蚀气体到达位于显露的隔离结构13下方的衬底表面，形成如图1d所示的不规则形状凹槽16，图2b示出了凹槽16的电镜图，从图2b中可以看出凹槽的两侧存在残留的衬底材料。
在向凹槽16中填充导电材料后，由于凹槽16两侧残留的衬底材料通常是导电的半导体材料(例如硅)，因此容易形成漏电路径(图1e中圆圈所示)，降低存储器的电性能。
有鉴于此，本公开实施例提供一种半导体器件的制作方法。
图3是根据本公开实施例示出的一种半导体器件的制作方法的流程示意图。参照图3所示，所述方法包括如下步骤：
S110：形成覆盖衬底的第一掩膜层；
S120：形成贯穿第一掩膜层、且底部停留在衬底内的隔离结构；其中，隔离结构的顶部宽度大于隔离结构的底部宽度；
S130：形成覆盖第一掩膜层和隔离结构的第二掩膜层；
S140：在第二掩膜层中形成开口；其中，开口，显露部分隔离结构以及位于隔离结构外围的部分第一掩膜层；
S150：通过开口，去除显露的隔离结构、显露的第一掩膜层以及位于第一掩膜层下方的部分衬底，形成凹槽；其中，凹槽的底部位于衬底内；第一掩膜层的去除速率小于或等于隔离结构的去除速率；
S160：填充凹槽，形成导电结构。
本公开实施例中，通过形成覆盖第一掩膜层和隔离结构的第二掩膜层，并在该第二掩膜层中形成开口，由于第一掩膜层的去除速率小于或等于隔离结构的去除速率，通过该开口可去除位于衬底上方的第一掩膜层和隔离结构，可使得所形成的凹槽更接近预设图案，降低了在凹槽两侧残留衬底材料的可能性，如此，在填充凹槽形成导电结构后，可减少漏电路径形成的几率，有利于提高存储器的电性能和可靠性。
图4a至图4g是根据本公开实施例示出的一种半导体器件的制作方法的结构示意图，下面将结合图3、图4a至图4g对本公开再做进一步详细的说明。
首先，参照图4a所示，执行步骤S110：形成覆盖衬底20的第一掩膜层22。
衬底20的组成材料包括：单质半导体材料(例如硅或多晶硅)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。
示例性地，可通过薄膜沉积工艺，形成覆盖衬底20的第一掩膜层22。薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
第一掩膜层22的组成材料包括：氮化物。例如，氮化硅或氮氧化硅。
在一些实施例中，上述方法还包括：形成覆盖衬底20的阻挡层21；上述步骤S110，包括：形成覆盖阻挡层21的第一掩膜层22。
示例性地，可通过薄膜沉积工艺，依次形成覆盖衬底20的阻挡层21和第一掩膜层22。薄膜沉积工艺包括但不限于化学气相沉积工艺、等离子体增强化学气相沉积工艺、原子层沉积工艺或其组合。
阻挡层21的组成材料包括：氧化物。例如，氧化硅或二氧化硅。
在其它实施例中，在衬底20的组成材料包括硅或多晶硅时，可通过氧化处理形成阻挡层21。氧化处理包括：热氧化处理或等离子体氧化处理。
相较于在衬底上直接沉积第一掩膜层，本公开实施例中，通过在衬底上依次沉积阻挡层和第一掩膜层，在后续去除第二掩膜层和第一掩膜层的过程中，该阻挡层可保护衬底表面不受损伤。
接下来，参照图4b所示，执行步骤S120：形成贯穿第一掩膜层22、且底部停留在衬底20内的隔离结构24；其中，隔离结构的顶部宽度W1大于隔离结构的底部宽度W2。
在一些实施例中，参照图4a所示，上述形成贯穿第一掩膜层22、且底部停留在衬底20内的隔离结构24，包括：
形成贯穿第一掩膜层22、且底部停止在衬底20中的沟槽23；其中，沟槽23的顶部宽度D1大于沟槽23的底部宽度D2；
向沟槽23中填充绝缘材料，以形成隔离结构24。
示例性地，可通过刻蚀工艺，形成贯穿第一掩膜层22、且底部停留在衬底20内的沟槽23。
示例性地，可通过沉积工艺，形成隔离结构24。
在一些实施例中，隔离结构的截面，包括梯形或类梯形。
示例性地，参照图4b所示，隔离结构24的截面为梯形，该梯形的下表面可为平整的表面。在其它示例中，隔离结构24的截面为类梯形，该梯形的下表面可为弧面等。
需要指出的是，在刻蚀形成沟槽23的过程中，由于部分固态生成物附着在沟槽23上部的侧壁，会使得沟槽23上部的开口尺寸变小，使得沿垂直于衬底平面所在的方向进入沟槽23的刻蚀物质变少，形成的沟槽23呈“锥形”(如图4a所示)，即隔离结构的顶部宽度W1大于隔离结构的底部宽度W2。
在沟槽23形成后，可通过清洗工艺去除沟槽23侧壁附着的生成物，再向沟槽23中填充绝缘材料。
在一些实施例中，隔离结构的顶面与第一掩膜层相对远离衬底的表面基本平齐。
示例性地，参照图4b所示，隔离结构的顶面24a与第一掩膜层22相对远离衬底20的表面22a基本平齐。
示例性地，在向沟槽23中填充绝缘材料时，绝缘材料也会覆盖在第一掩膜层22的表面，可通过抛光工艺去除位于第一掩膜层上的绝缘材料，以形成隔离结构24，并显露第一掩膜层22的表面22a。可以理解的是，此时，隔离结构的顶面24a与第一掩膜层22的表面22a基本平齐。
可以理解的是，隔离结构的顶面24a与第一掩膜层22的表面22a基本平齐，可以理解为：隔离结构的顶面24a与第一掩膜层22的表面22a平齐，但允许在一定的误差范围内存在一定的高度差。
隔离结构24的组成材料包括：氧化物。例如，氧化硅或二氧化硅。
接下来，参照图4c所示，执行步骤S130和步骤S140：形成覆盖第一掩膜层22和隔离结构24的第二掩膜层25；在第二掩膜层25中形成开口26；其中，开口26，显露部分隔离结构24以及位于隔离结构24外围的部分第一掩膜层221。
第二掩膜层25包括：光致抗蚀剂掩膜。例如，光刻胶等。通过曝光、显影工艺，可在第二掩膜层25中形成开口26。在一些实施例中，参照图4c所示，上述显露的隔离结构24包括：第一子隔离结构241和第二子隔离结构242；其中，第一子隔离结构241位于第一掩膜层22中，第二子隔离结构242位于衬底20中。
接下来，参照图4d至图4e所示，执行步骤S150：通过开口26，去除显露的隔离结构24、显露的第一掩膜层221以及位于第一掩膜层22下方的部分衬底20，形成凹槽；其中，凹槽的底部位于衬底20内；第一掩膜层221的去除速率小于或等于隔离结构24的去除速率。需要指出的是，第一掩膜层22包括显露的第一掩膜层221。
需要强调的是，这里第一掩膜层221的去除速率等于隔离结构24的去除速率，可以是第一掩膜层221的去除速率与隔离结构24的去除速率完全相同，还可以是第一掩膜层221的去除速率与隔离结构24的去除速率基本相同。
可以理解的是，在第一掩膜层221的去除速率等于隔离结构24的去除速率时，调配去除第一掩膜层221与隔离结构24的刻蚀剂的配比更简单。进一步地，有利于使得所形成的凹槽更接近预设图案。
在一些实施例中，上述通过开口26，去除显露的隔离结构24、显露的第一掩膜层221以及位于第一掩膜层22下方的部分衬底20，形成凹槽，包括：
通过开口26，对第一子隔离结构241和显露的第一掩膜层221执行第一刻蚀，形成第一子凹槽27；其中，第一子凹槽27的底部显露衬底20；
通过第一子凹槽27，对第二子隔离结构242和显露的衬底20执行第二刻蚀，形成第二子凹槽28；
其中，凹槽包括连通的第一子凹槽27和第二子凹槽28，凹槽的顶部开口尺寸大于凹槽的底部尺寸；第二子凹槽28的底部位于衬底20中；第二刻蚀的刻蚀剂不同于第一刻蚀的刻蚀剂。
示例性地，参照图4d所示，上述通过开口26，对第一子隔离结构241和显露的第一掩膜层221执行第一刻蚀，包括：
利用第一气体刻蚀第一子隔离结构241和显露的第一掩膜层221，以形成第一子凹槽27。
第一气体包括：碳氟类气体。例如，四氟化碳(CF4)气体或者包括四氟化碳的混合气体等。
示例性地，参照图4e所示，上述通过第一子凹槽27，对第二子隔离结构242和显露的衬底20执行第二刻蚀，包括：
利用上述第一气体和第二气体刻蚀第二子隔离结构242和显露的衬底20，以形成第二子凹槽28。
第二气体包括：溴化氢和氯气。
本公开实施例中，利用第一气体刻蚀去除第二子隔离结构、第二气体刻蚀去除显露的衬底，由于需要去除的第二子隔离结构的体积相对较小，第一气体与第二气体的配比更容易调控，使得刻蚀所形成的凹槽形状较为规则，更接近预设图案(如图4e所示)，即凹槽的侧壁显露位于衬底中的隔离结构，凹槽的侧壁与该隔离结构之间难以形成图1d或图2b所示的残留。
在一些实施例中，上述通过开口26，去除显露的隔离结构24、显露的第一掩膜层221以及位于第一掩膜层22下方的部分衬底20，形成凹槽，包括：
通过开口26，去除显露的隔离结构、显露的第一掩膜层、位于显露的第一掩膜层下方的阻挡层以及位于显露的第一掩膜层下方的部分衬底，形成凹槽。
示例性地，结合图4c至图4e所示，通过开口26，执行第一刻蚀，依次去除显露的第一掩膜层221、第一子隔离结构241和阻挡层21，形成第一子凹槽27。
通过第一子凹槽27，去除第二子隔离结构和部分衬底20，形成第二子凹槽28。
最后，参照图4g所示，执行步骤S160：填充凹槽，形成导电结构29。
导电结构29的组成材料包括：导电材料。例如，钨或多晶硅。
在一些实施例中，参照图4f所示，上述方法还包括：
在形成凹槽之后，且在形成导电结构29之前，去除剩余的第二掩膜层25和剩余的第一掩膜层22。
可以理解的是，在第一刻蚀中，由于第一掩膜层的材料包括氮化硅，第一子隔离结构的材料包括氧化硅，二者均可通过第一气体(例如，碳氟类气体)电离产生的粒子(例如氟粒子)轰击去除，通过调配第一气体中碳氟类气体的配比，即可使得显露的第一掩膜层221的去除速率小于或等于第一子隔离结构241的去除速率。
因此，通过调配第一气体中的配比，即可去除覆盖衬底20的隔离结构，使得衬底的上表面通过第一子凹槽充分地暴露在等离子体设备中。
在第二刻蚀中，由于第二子隔离结构的材料包括氧化硅，衬底的材料包括硅或多晶硅，第二子隔离结构可通过第一气体电离产生的粒子(例如氟粒子)去除，衬底可通过第二气体电离产生的粒子(例如溴粒子或氯粒子)去除。
由于在第一刻蚀中，阻挡衬底的隔离结构(例如第一子隔离结构)已大部分被去除，因此，在第二刻蚀中，刻蚀气体可较均匀地到达衬底表面，使得第二刻蚀较为充分，凹槽的侧壁难以形成图1d所示的残留，使得所形成的凹槽形状较为规则，更接近预设图案，在填充导电材料后，降低了在导电结构的两侧形成漏电路径的几率，有利于提高半导体器件的电性能和可靠性。
在一些实施例中，上述方法应用于制造三维存储器。
在一些实施例中，上述三维存储器包括：3D NAND存储器。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种半导体器件的制作方法，其特征在于，包括：
形成覆盖衬底的第一掩膜层；
形成贯穿所述第一掩膜层、且底部停留在所述衬底内的隔离结构；其中，所述隔离结构的顶部宽度大于所述隔离结构的底部宽度；
形成覆盖所述第一掩膜层和所述隔离结构的第二掩膜层；
在所述第二掩膜层中形成开口；其中，所述开口，显露部分所述隔离结构以及位于所述隔离结构外围的部分所述第一掩膜层；
通过所述开口，去除显露的所述隔离结构、显露的所述第一掩膜层以及位于所述第一掩膜层下方的部分所述衬底，形成凹槽；其中，所述凹槽的底部位于所述衬底内，所述凹槽的侧壁显露位于所述衬底中的隔离结构；所述第一掩膜层的去除速率小于或等于所述隔离结构的去除速率；
填充所述凹槽，形成导电结构。
2.根据权利要求1所述的方法，其特征在于，所述显露的隔离结构包括：第一子隔离结构和第二子隔离结构；其中，所述第一子隔离结构位于所述第一掩膜层中，所述第二子隔离结构位于所述衬底中；
所述通过所述开口，去除显露的所述隔离结构、显露的所述第一掩膜层以及位于所述第一掩膜层下方的部分所述衬底，形成凹槽；包括:
通过所述开口，对所述第一子隔离结构和显露的所述第一掩膜层执行第一刻蚀，形成第一子凹槽；其中，所述第一子凹槽的底部显露所述衬底；
通过所述第一子凹槽，对所述第二子隔离结构和显露的所述衬底执行第二刻蚀，形成第二子凹槽；
其中，所述凹槽包括连通的所述第一子凹槽和所述第二子凹槽，所述凹槽的顶部开口尺寸大于所述凹槽的底部尺寸；所述第二子凹槽的底部位于所述衬底中；所述第二刻蚀的刻蚀剂不同于所述第一刻蚀的刻蚀剂。
3.根据权利要求2所述的方法，其特征在于，
所述通过所述开口，对所述第一子隔离结构和显露的所述第一掩膜层执行第一刻蚀，包括：
利用第一气体刻蚀所述第一子隔离结构和显露的所述第一掩膜层，以形成所述第一子凹槽；
所述通过所述第一子凹槽，对所述第二子隔离结构和显露的所述衬底执行第二刻蚀，包括：
利用所述第一气体和第二气体刻蚀所述第二子隔离结构和显露的所述衬底，以形成所述第二子凹槽。
4.根据权利要求3所述的方法，其特征在于，
所述第一气体包括：碳氟类气体；
所述第二气体包括：溴化氢和氯气。
5.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在形成所述凹槽之后，且在形成所述导电结构之前，去除剩余的所述第二掩膜层和剩余的所述第一掩膜层。
6.根据权利要求1所述的方法，其特征在于，所述形成贯穿所述第一掩膜层、且底部停留在所述衬底内的隔离结构，包括：
形成贯穿所述第一掩膜层、且底部停止在所述衬底中的沟槽；其中，所述沟槽的顶部宽度大于所述沟槽的底部宽度；
向所述沟槽中填充绝缘材料，以形成所述隔离结构。
7.根据权利要求1所述的方法，其特征在于，
所述方法还包括：形成覆盖所述衬底的阻挡层；
所述形成覆盖衬底的第一掩膜层，包括：形成覆盖所述阻挡层的所述第一掩膜层。
8.根据权利要求7所述的方法，其特征在于，所述通过所述开口，去除显露的所述隔离结构、显露的所述第一掩膜层以及位于所述第一掩膜层下方的部分所述衬底，形成凹槽，包括：
通过所述开口，去除显露的所述隔离结构、显露的所述第一掩膜层、位于显露的所述第一掩膜层下方的所述阻挡层以及位于显露的所述第一掩膜层下方的部分所述衬底，形成所述凹槽。
9.根据权利要求7所述的方法，其特征在于，
所述阻挡层的组成材料，包括：氧化硅；
所述第一掩膜层的组成材料，包括：氮化硅。
10.根据权利要求1所述的方法，其特征在于，
所述隔离结构的组成材料，包括：氧化硅；
所述衬底的组成材料，包括：硅或多晶硅。
11.根据权利要求1所述的方法，其特征在于，所述隔离结构的顶面与所述第一掩膜层相对远离所述衬底的表面基本平齐。
12.根据权利要求1至11任一项所述的方法，其特征在于，所述方法应用于制造三维存储器。
13.根据权利要求12所述的方法，其特征在于，所述三维存储器包括：3DNAND存储器。
CN202110686686.4A 2021-06-21 2021-06-21 半导体器件的制作方法 Active CN113437015B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110686686.4A CN113437015B (zh) 2021-06-21 2021-06-21 半导体器件的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110686686.4A CN113437015B (zh) 2021-06-21 2021-06-21 半导体器件的制作方法

Publications (2)

Publication Number Publication Date
CN113437015A CN113437015A (zh) 2021-09-24
CN113437015B true CN113437015B (zh) 2022-07-19

Family

ID=77756811

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110686686.4A Active CN113437015B (zh) 2021-06-21 2021-06-21 半导体器件的制作方法

Country Status (1)

Country Link
CN (1) CN113437015B (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7326619B2 (en) * 2003-08-20 2008-02-05 Samsung Electronics Co., Ltd. Method of manufacturing integrated circuit device including recessed channel transistor
JP4476196B2 (ja) * 2005-08-23 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
CN103227111B (zh) * 2013-04-09 2016-01-06 上海华力微电子有限公司 半导体器件的制造方法
CN104103570B (zh) * 2013-04-11 2018-11-06 中国科学院微电子研究所 增强浅沟槽隔离应力的方法
CN106328526A (zh) * 2015-06-25 2017-01-11 联华电子股份有限公司 鳍状晶体管与鳍状晶体管的制作方法
CN106486364B (zh) * 2015-08-25 2019-11-01 中芯国际集成电路制造(北京)有限公司 三维晶体管的形成方法
CN105742171B (zh) * 2016-03-03 2018-09-28 上海格易电子有限公司 一种浮栅及其制备方法
JP2019169581A (ja) * 2018-03-23 2019-10-03 株式会社東芝 半導体装置の製造方法
CN109887915B (zh) * 2019-03-07 2020-12-04 上海华力微电子有限公司 闪存器件及其制造方法
CN110379714B (zh) * 2019-07-15 2022-08-05 武汉新芯集成电路制造有限公司 半导体结构的形成方法及半导体结构

Also Published As

Publication number Publication date
CN113437015A (zh) 2021-09-24

Similar Documents

Publication Publication Date Title
TWI509746B (zh) 用於三維裝置的鑲嵌式導體
TWI283042B (en) Method for fabricating transistor of semiconductor device
TWI235484B (en) Flash memory cell and method of manufacturing the same
US7033908B2 (en) Methods of forming integrated circuit devices including insulation layers
KR100748559B1 (ko) 플래시 메모리 장치 및 그 제조 방법
US7345338B1 (en) Bulb-shaped recess gate of a semiconductor device and method for fabricating the same
CN109216433A (zh) 埋入式字符线和鳍状结构上栅极的制作方法
CN113437015B (zh) 半导体器件的制作方法
KR100789629B1 (ko) 반도체 소자의 제조 방법
CN108630549B (zh) 半导体器件及其形成方法
CN111276483B (zh) 三维存储器及其制造方法
KR0165453B1 (ko) Y자형 트랜치를 이용한 반도체 소자의 분리 방법
KR100763102B1 (ko) 반도체 소자의 제조 방법
WO2021204291A1 (zh) 半导体结构及其形成方法
CN111627993B (zh) 栅极结构与其制作方法
KR20090078109A (ko) 반도체 소자의 제조 방법
KR101002519B1 (ko) 플래쉬 메모리 소자의 제조 방법
CN114334654A (zh) 半导体结构及其形成方法
CN105720039B (zh) 互连结构及其形成方法
CN114171517A (zh) 半导体结构及其形成方法
US20060003539A1 (en) Method for fabricating capacitor in semiconductor memory device
CN118263191A (zh) 半导体器件及其制作方法
CN118057930A (zh) 用于通过两个步骤去除三维半导体结构的堆叠体的牺牲层的方法
JP2012079792A (ja) 半導体装置の製造方法
KR20060134320A (ko) 반도체소자의 트랜치 소자분리막 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant