CN106328526A - 鳍状晶体管与鳍状晶体管的制作方法 - Google Patents

鳍状晶体管与鳍状晶体管的制作方法 Download PDF

Info

Publication number
CN106328526A
CN106328526A CN201510355085.XA CN201510355085A CN106328526A CN 106328526 A CN106328526 A CN 106328526A CN 201510355085 A CN201510355085 A CN 201510355085A CN 106328526 A CN106328526 A CN 106328526A
Authority
CN
China
Prior art keywords
fin
concavo
convex profile
trench isolation
fin structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510355085.XA
Other languages
English (en)
Inventor
许智凯
洪裕祥
傅思逸
郑志祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201510355085.XA priority Critical patent/CN106328526A/zh
Priority to US14/818,322 priority patent/US20160380081A1/en
Publication of CN106328526A publication Critical patent/CN106328526A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开一种鳍状晶体管与鳍状晶体管的制作方法。该鳍状晶体管，包含一基底，其上定义有多条鳍状结构，一栅极结构横跨各个鳍状结构以及二外延层分别设置于栅极结构的两侧，其中各个外延层的一上表面包含一第二凹凸轮廓，一接触插塞接触第二凹凸轮廓，第二凹凸轮廓可使得接触插塞和外延层的接触面积增加。

Description

鳍状晶体管与 鳍状晶体管的制作方法
技术领域
本发明涉及一种鳍状晶体管，特别是涉及鳍状晶体管包含有一外延层具有凹凸轮廓及其制作方法。
背景技术
近年来，随着各种消费性电子产品不断的朝小型化发展，半导体元件设计的尺寸也不断缩小，以符合高集成度、高效能和低耗电的潮流以及产品需求。
然而，随着电子产品的小型化发展，现有的平面晶体管(planar transistor)已经无法满足产品的需求。因此，目前发展出一种非平面晶体管，例如是鳍状晶体管(Fin-FET)技术，其具有立体的栅极通道结构，可有效减少基底的漏电，并能降低短通道效应，而具有较高的驱动电流。
然而，随着晶体管的缩小，作为源极/漏极的外延层其体积也跟着随之缩小，同样地电连接外延层的接触插塞的体积也变小，也就是说接触插塞和外延层接触的面积降低，如此造成了接触插塞的片电阻增加。
发明内容
有鉴于此，本发明的目的在于提供了一种鳍状晶体管及其制作方法，以解决上述问题。
为达上述目的，根据本发明的一优选实施例，本发明提供一种鳍状晶体管的制作方法，包含首先提供一基底其上定义有多条鳍状结构，一浅沟槽隔离设置于相邻的该鳍状结构之间以及一栅极结构横跨各个鳍状结构，然后蚀刻未被栅极结构覆盖的鳍状结构和未被栅极结构覆盖浅沟槽隔离，直至完全移除浅沟槽隔离并且在基底上形成一第一凹凸轮廓，最后在第一凹凸轮廓上形成一外延层，值得注意的是外延层具有一上表面，上表面包含一第二凹凸轮廓。
根据本发明的一优选实施例，本发明提供一种鳍状晶体管，包含一基底，其上定义有多条鳍状结构，一栅极结构横跨各个鳍状结构以及二外延层分别设置于栅极结构的两侧，其中各个外延层的一上表面包含一第二凹凸轮廓。
附图说明
图1至图9为本发明的优选实施例所绘示的一种鳍状晶体管的制作方法的示意图；
图10为图7的上视示意图。
主要元件符号说明
10 基底 12 鳍状结构
14 浅沟槽隔离 16 深沟槽隔离
18 栅极结构 20 栅极电极
22 栅极介电层 24 间隙壁
26 掩模层 28 第一凹凸轮廓
30 凹槽 32 凹槽
34 外延层 36 第二凹凸轮廓
38 第三凹凸轮廓 40 接触插塞
100 鳍状晶体管 112 缩短的鳍状结构
114 上表面 116 上表面
136 凸出部分 212 上表面
214 底部 216 底部
236 凹入部分
具体实施方式
图1至图9为根据本发明的优选实施例所绘示的一种鳍状晶体管的制作方法的示意图，其中图2为图1沿AA’切线方向的侧视图示意图，图4为图3沿BB’切线方向的侧视图示意图，图6为图5沿CC’切线方向的侧视图示意图，图8为图7沿DD’切线方向的侧视图示意图。
如图1和图2所示，首先提供一基底10其上定义有多个鳍状结构12，详细来说，鳍状结构12是利用去除部分的基底10后始定义出来，也就是说鳍状结构12由部分的基底10构成。鳍状结构12的个数不限，根据不同的需求可以设计不同数量的鳍状结构12，此外，各个鳍状结构12彼此互相平行。在相邻的鳍状结构12之间设置有一浅沟槽隔离14，浅沟槽隔离14位于基底10上，此外在多个鳍状结构12中最旁边的鳍状结构12的一侧，设置有一深沟槽隔离16，深沟槽隔离16位于基底10上，深沟槽隔离16的上表面116和浅沟槽隔离14的上表面114切齐，但深沟槽隔离16的底部216较浅沟槽隔离14的底部214深。另外，一栅极结构18横跨各个鳍状结构12、深沟槽隔离16和浅沟槽隔离14，栅极结构18可以包含一栅极电极20、一栅极介电层22并且选择性地包含一间隙壁24，栅极介电层22接触鳍状结构12、深沟槽隔离16和浅沟槽隔离14，栅极电极20位于栅极介电层22上，而间隙壁24位于栅极电极20两侧。
如图3和图4所示，形成一掩模层26覆盖栅极结构18、和至少部分的深沟槽隔离16，并且由掩模层26的开口，曝露出位于栅极结构18两侧的多个鳍状结构12、浅沟槽隔离14以及部分的深沟槽隔离16，如图4所示，深沟槽隔具有一表面宽度W，深沟槽隔离16例如可由掩模层26的开口被曝露出至少四分之一至二分之一的表面宽度W。
在图3中，为了便于表示各元件的相对位置，绘示的掩模层26仅覆盖部分栅极结构18，实际情况掩模层26会覆盖整体栅极结构18。
如图5和图6所示，移除曝露的多个鳍状结构12、浅沟槽隔离14以及部分的深沟槽隔离16，以在基底10上形成一第一凹凸轮廓28，之后移除掩模层26。前述第一凹凸轮廓28类似一齿状，详细来说前述的移除方式可以利用蚀刻方式，一开始采用对硅和氧化硅有高选择比的蚀刻条件，先蚀刻利用硅基底所制成的多个鳍状结构12以移除部分的各个鳍状结构12，由于浅沟槽隔离14为氧化硅所制成，所以此时浅沟槽隔离14未被蚀刻，然后再将蚀刻条件调整为硅和氧化硅的蚀刻选择比1:1，接续同时蚀刻鳍状结构12和浅沟槽隔离14，直到浅沟槽隔离14完全被移除为止，也就是说在栅极结构18两侧，未被栅极结构18覆盖的浅沟槽隔离14被蚀刻到完全移除为止，并且在栅极结构18两侧未被栅极结构18覆盖的鳍状结构12，在蚀刻浅沟槽隔离14时也同时被蚀刻，因此被蚀刻的鳍状结构12形成多个缩短的鳍状结构112，而多个缩短的鳍状结构112则构成第一凹凸轮廓28的凸出部分。此外，在完全移除浅沟槽绝缘14之后，原本被浅沟槽绝缘14覆盖的基底10形成凹槽30，换句话说，相邻的缩短的鳍状结构112定义出凹槽30，凹槽30构成第一凹凸轮廓28的凹入部分。此外，在蚀刻曝露的浅沟槽隔离14和曝露的多个鳍状结构12时，部分的深沟槽隔离16也被移除，因此在剩余的深沟槽隔离16上会形成一凹槽32，凹槽32邻接一缩短的鳍状结构112，并且和缩短的鳍状结构112的上表面形成一连续的表面。前述的蚀刻优选为干蚀刻。根据本发明的优选实施例，缩短的鳍状结构112的高度H优选为100至200埃，再者，缩短的鳍状结构112的上表面212低于深沟槽隔离16的上表面116，此外各个缩短的鳍状结构112由相对应的鳍状结构12延伸出来。
如图7和图8所示，在第一凹凸轮廓28上形成一外延层34，外延层34具有一上表面，上表面包含一第二凹凸轮廓36，外延层34接触第一凹凸轮廓28和深沟槽隔离16以及深沟槽隔离16上的凹槽32，由于外延层34由第一凹凸轮廓28本身的硅为晶种而开始生长出来，因此第二凹凸轮廓36的形状会被第一凹凸轮廓28影响，详细来说，缩短的鳍状结构112会对应第二凹凸轮廓36的凸出部分136，凹槽30对应第二凹凸轮廓36的凹入部分236，也就是说缩短的鳍状结构112造成第二凹凸轮廓36的凸出部分136，凹槽30造成第二凹凸轮廓36的凹入部分236，因此有几个缩短的鳍状结构112，第二凹凸轮廓36就会有几个凸出部分136。此外，外延层36的底部也形成有第三凹凸轮廓38，第三凹凸轮廓38和第一凹凸轮廓28互补，使得第三凹凸轮廓38嵌入第一凹凸轮廓28。至此本发明的一鳍状晶体管100业已完成。另外，在图5和图6所描述的蚀刻步骤中，移除了部分的深沟槽隔离16并且在深沟槽隔离16上形成了凹槽32，因此外延层34在成长时，可以顺应晶格的方向往水平方向生长，伸入凹槽32中，不会被深沟槽隔离16阻挡，使得外延层34的晶格得以完整生长。
如图9所示，在外延层34上形成一接触插塞40，接触插塞40接触外延层34并且与外延层34电连接。此外在形成接触插塞之前，可以在外延层34的上表面形成一金属硅化物(图未示)。
图7为根据本发明的一优选实施例所绘示的鳍状晶体管的立体示意图，图8为图7沿DD’切线方向的侧视图。图10绘示的是鳍状晶体管的布局示意图，其中图7为图10中以虚框标注部分的侧示图。如图1、图7、图8和图10所示，一种鳍状晶体管，包含一基底10，基底10可以为一硅基底，基底10上定义有多条鳍状结构12，一栅极结构18覆盖并横跨各个鳍状结构12以及二外延层34分别设置于栅极结构18的两侧，其中各个外延层34的一上表面包含一第二凹凸轮廓36。因为图7中的鳍状结构12被覆盖在栅极结构18下并且被栅极结构18两侧的外延层34遮蔽住，请参阅图1以获得鳍状结构12和栅极结构18的相对位置。栅极结构18可以包含一栅极电极20、一栅极介电层22并且选择性地包含一间隙壁24。请继续参阅图7、图8和图10，二深沟槽隔离16设于基底10中，各个深沟槽隔离16分别位于外延层34的二端的基底10中，并且外延层34接触各个深沟槽隔离16，此外栅极结构18也覆盖深沟槽隔离16，深沟槽隔离16上有一凹槽32，外延层34填入凹槽32。
如图7所示，位于栅极结构18两侧的基底10定义有多条缩短的鳍状结构112，请参阅图5，各个缩短的鳍状结构112由鳍状结构12延伸出来，并且各个缩短的鳍状结构112的高度较各个鳍状结构12的高度低，此外各个缩短的鳍状结构112互相平行。请继续参阅图7和图8，相邻的各个缩短的鳍状结构112之间形成一凹槽30，此外基底10具有一第一凹凸轮廓28，各个缩短的鳍状结构112形成第一凹凸轮廓112的凸出部分，凹槽30形成该第一凹凸轮廓28的凹入部分，外延层34的底部也形成有第三凹凸轮廓38，第三凹凸轮廓38和第一凹凸轮廓28互补，使得第三凹凸轮廓38嵌入第一凹凸轮廓28。
再者缩短的鳍状结构112对应第二凹凸轮廓36的凸出部分136，凹槽30对应第二凹凸轮廓36的凹入部分236，也就是说缩短的鳍状结构112造成第二凹凸轮廓36的凸出部分136，凹槽30造成第二凹凸轮廓36的凹入部分236，因此有几个缩短的鳍状结构112，第二凹凸轮廓36就会有几个凸出部分136，使得第二凹凸轮廓36为一不平坦的连续表面，根据本发明的优选实施例，第二凹凸轮廓36可以为波浪形。如图9所示，在外延层34上可以另外设置有一接触插塞40接触第二凹凸轮廓36，接触插塞40和第二凹凸轮廓36的接触面也是呈一凹凸轮廓。
如图9和图10所示，由于本发明的外延层34具有第二凹凸轮廓36，可使得接触插塞40和外延层34的接触面积增加，由于接触面积增加，可使接触插塞40的片电阻值降低，再者，有别于传统在各个鳍状结构上各别生成外延层，再在各个外延层接上共同的电路，本发明等于是将多个外延层结合一个较大的外延层34，因此使用本发明一个较大的外延层34相较于使用传统的多个外延层，本发明的外延层34会有较小的电阻值。
此外如图8和图10所示，本发明在外延层34的二端设置有深沟槽隔离16，深沟槽隔离16的底部216的深度大于外延层34的底部的深度，因此深沟槽隔离16可以使外延层34和下一个鳍状晶体管的外延层有效绝缘。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (15)

1.一种鳍状晶体管的制作方法，包含：
提供一基底其上定义有多条鳍状结构，一浅沟槽隔离设置于相邻的该鳍状结构之间以及一栅极结构横跨该多个鳍状结构；
蚀刻未被该栅极结构覆盖的该多个鳍状结构和未被该栅极结构覆盖的该浅沟槽隔离，直至完全移除该浅沟槽隔离并且在该基底上形成一第一凹凸轮廓；以及
在该第一凹凸轮廓上形成一外延层，其中该外延层具有一上表面，该上表面包含一第二凹凸轮廓。
2.如权利要求1所述的鳍状晶体管的制作方法，还包含一深沟槽隔离设置于该基底中，该深沟槽隔离位于该多个鳍状结构中最旁边的鳍状结构的一侧，并且该深沟槽隔离的底部的深度大于该浅沟槽隔离的底部的深度。
3.如权利要求2所述的鳍状晶体管的制作方法，还包含在蚀刻该多个鳍状结构和该浅沟槽隔离之前，形成一掩模层覆盖该栅极结构和部分的该深沟槽隔离，使得位于该栅极结构两侧的该多个鳍状结构、该浅沟槽隔离和至少部分的该深沟槽隔离曝露出来。
4.如权利要求3所述的鳍状晶体管的制作方法，还包含在蚀刻该多个鳍状结构和该浅沟槽隔离时，同时蚀刻曝露出的该深沟槽隔离。
5.如权利要求1所述的鳍状晶体管的制作方法，其中在蚀刻该多个鳍状结构之后，形成多个缩短的鳍状结构，该多个缩短的鳍状结构形成该第一凹凸轮廓的凸出部分，并且在完全移除该浅沟槽绝缘之后，原本被该浅沟槽绝缘覆盖的该基底形成一凹槽，该凹槽形成该第一凹凸轮廓的凹入部分。
6.如权利要求5所述的鳍状晶体管的制作方法，其中该多个缩短的鳍状结构对应该第二凹凸轮廓的一凸出部分，并且该凹槽对应该第二凹凸轮廓的一凹入部分。
7.如权利要求1所述的鳍状晶体管的制作方法，还包含在形成该外延层之后，形成一接触插塞接触该外延层的该第二凹凸轮廓。
8.一种鳍状晶体管，包含：
基底，其上定义有多条鳍状结构；
栅极结构，横跨该多个鳍状结构；以及
二外延层，分别设置于该栅极结构的两侧，其中各该外延层的一上表面包含第二凹凸轮廓。
9.如权利要求8所述的鳍状晶体管，还包含一接触插塞接触至少一该外延层的该第二凹凸轮廓。
10.如权利要求8所述的鳍状晶体管，还包含二深沟槽隔离设于该基底中，其中该多个深沟槽隔离分别位于该外延层的二端的该基底中，并且该外延层接触该多个深沟槽隔离。
11.如权利要求8所述的鳍状晶体管，其中该栅极结构两侧的该基底定义有多条缩短的鳍状结构，该多个缩短的鳍状结构由该多个鳍状结构延伸出来，并且该多个缩短的鳍状结构的高度较该多个鳍状结构的高度低。
12.如权利要求11所述的鳍状晶体管，其中相邻的各该缩短的鳍状结构之间形成一凹槽。
13.如权利要求12所述的鳍状晶体管，其中该基底具有一第一凹凸轮廓，该多个缩短的鳍状结构形成该第一凹凸轮廓的凸出部分，该凹槽形成该第一凹凸轮廓的凹入部分。
14.如权利要求13所述的鳍状晶体管，其中各该外延层的底部包含一第三凹凸轮廓，该第三凹凸轮廓和该第一凹凸轮廓互补，使得该第三凹凸轮廓嵌入该第一凹凸轮廓。
15.如权利要求13所述的鳍状晶体管，其中各该缩短的鳍状结构互相平行。
CN201510355085.XA 2015-06-25 2015-06-25 鳍状晶体管与鳍状晶体管的制作方法 Pending CN106328526A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510355085.XA CN106328526A (zh) 2015-06-25 2015-06-25 鳍状晶体管与鳍状晶体管的制作方法
US14/818,322 US20160380081A1 (en) 2015-06-25 2015-08-05 Finfet and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510355085.XA CN106328526A (zh) 2015-06-25 2015-06-25 鳍状晶体管与鳍状晶体管的制作方法

Publications (1)

Publication Number Publication Date
CN106328526A true CN106328526A (zh) 2017-01-11

Family

ID=57601364

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510355085.XA Pending CN106328526A (zh) 2015-06-25 2015-06-25 鳍状晶体管与鳍状晶体管的制作方法

Country Status (2)

Country Link
US (1) US20160380081A1 (zh)
CN (1) CN106328526A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111029407A (zh) * 2019-11-25 2020-04-17 长江存储科技有限责任公司 场效应晶体管及其制造方法
CN113437015A (zh) * 2021-06-21 2021-09-24 长江存储科技有限责任公司 半导体器件的制作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI683395B (zh) 2015-11-12 2020-01-21 聯華電子股份有限公司 鰭狀電晶體與鰭狀電晶體的製作方法
US10763116B2 (en) * 2017-10-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure
US10510838B2 (en) 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. High surface dopant concentration formation processes and structures formed thereby

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8440517B2 (en) * 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US9257537B2 (en) * 2013-12-27 2016-02-09 International Business Machines Corporation Finfet including improved epitaxial topology
US9397099B1 (en) * 2015-01-29 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a plurality of fins and method for fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111029407A (zh) * 2019-11-25 2020-04-17 长江存储科技有限责任公司 场效应晶体管及其制造方法
CN111029407B (zh) * 2019-11-25 2023-10-03 长江存储科技有限责任公司 场效应晶体管及其制造方法
CN113437015A (zh) * 2021-06-21 2021-09-24 长江存储科技有限责任公司 半导体器件的制作方法

Also Published As

Publication number Publication date
US20160380081A1 (en) 2016-12-29

Similar Documents

Publication Publication Date Title
CN106057674B (zh) 屏蔽栅沟槽mosfet的制造方法
CN105870022B (zh) 屏蔽栅沟槽mosfet的制造方法
CN106328526A (zh) 鳍状晶体管与鳍状晶体管的制作方法
KR102193493B1 (ko) 반도체 장치 및 그 제조 방법
US9324790B2 (en) Self-aligned dual-height isolation for bulk FinFET
US20150145068A1 (en) STRUCTURE OF FinFETs
CN105470295A (zh) 鳍状结构及其制造方法
JP2007180486A (ja) ５チャネルのフィントランジスタ及びその製造方法
KR20120015178A (ko) 반도체 소자 및 반도체 소자 제조 방법
CN104425220A (zh) 图案的形成方法
TW201703140A (zh) 半導體裝置及其製作方法
US20100129979A1 (en) Semiconductor device having increased active region width and method for manufacturing the same
CN106298913B (zh) 半导体元件及其制造方法
CN102214572B (zh) 在制造平面双极型晶体管中的间隔物形成
CN105826379B (zh) 半导体结构及其制作方法
JP6219224B2 (ja) 半導体装置
US7537986B2 (en) Semiconductor device and method for manufacturing the same
CN110783272B (zh) 鳍式场效应晶体管的截断工艺方法
TWI728966B (zh) 半導體元件及其製作方法
CN109216273A (zh) 半导体结构及其制造方法
US10522619B2 (en) Three-dimensional transistor
TWI641055B (zh) 製造半導體元件之方法
TWI443778B (zh) 半導體元件的單元接觸和位元線的製作方法
KR100906557B1 (ko) 반도체소자 및 그 제조방법
TWI703732B (zh) 一種製作半導體元件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170111