JP4182177B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4182177B2 JP4182177B2 JP2002315183A JP2002315183A JP4182177B2 JP 4182177 B2 JP4182177 B2 JP 4182177B2 JP 2002315183 A JP2002315183 A JP 2002315183A JP 2002315183 A JP2002315183 A JP 2002315183A JP 4182177 B2 JP4182177 B2 JP 4182177B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- semiconductor
- manufacturing
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、微細化に寄与しうる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
素子領域を画定する素子分離領域を形成するための技術として、従来より、ＬＯＣＯＳ（LOCal Oxidation of Silicon、局所酸化）法が広く知られている。
【０００３】
しかし、ＬＯＣＯＳ法により素子分離領域を形成した場合には、バーズビークによって素子領域が小さくなる傾向がある。素子分離領域を形成する際の酸化量を小さくすれば、バーズビークを小さくすることが可能であるが、酸化量を小さくした場合には、十分な素子分離機能を得ることができなくなってしまう。また、ＬＯＣＯＳ法により素子分離領域を形成した場合には、基板表面に大きな段差が形成されてしまう。このため、ＬＯＣＯＳ法を用いて素子分離領域を形成する技術では、更なる微細化・高集積化が困難であった。
【０００４】
近時、ＬＯＣＯＳ法に代わる方法として、ＳＴＩ（Shallow Trench Isolation）法が提案されている。ＳＴＩ法による素子分離領域の形成方法を図６及び図７を用いて説明する。図６及び図７は、提案されている半導体装置の製造方法を示す工程断面図である。
【０００５】
まず、図６（ａ）に示すように、半導体基板１１０上に、シリコン酸化膜１１２、シリコン窒化膜１１４、反射防止膜１１６を順次形成する。次に、反射防止膜１１８上に、フォトレジスト膜１２０を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜１２０に反射防止膜１１６に達する開口部１２１を形成する。
【０００６】
次に、図６（ｂ）に示すように、フォトレジスト膜１２０をマスクとして、反射防止膜１１８をエッチングする。
【０００７】
次に、図６（ｃ）に示すように、フォトレジスト膜１２０をマスクとして、シリコン窒化膜１１４を順次エッチングする。
【０００８】
次に、図７（ａ）に示すように、フォトレジスト膜１２０を剥離する。
【０００９】
次に、図７（ｂ）に示すように、シリコン窒化膜１１４をマスクとして半導体基板１１０をエッチングすることにより、トレンチ１２２、即ち溝を形成する。
【００１０】
次に、トレンチ１２２内及びシリコン窒化膜１１４上にシリコン酸化膜を形成する。この後、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜１１４が露出するまでシリコン酸化膜１２６を研磨する。こうして、トレンチ１２２に内にシリコン酸化膜１２６より成る素子分離領域１２８が埋め込まれる。こうして、素子分離領域１２８により素子領域１３０が画定される（図７（ｃ）参照）。
【００１１】
この後、シリコン窒化膜１１４及びシリコン酸化膜１１２を除去し、素子領域１３０内にトランジスタ（図示せず）を形成する。このようにして、半導体装置が製造される。
【００１２】
ＳＴＩ法を用いて素子分離領域１２８を形成すれば、ＬＯＣＯＳ法で素子分離領域を形成する場合のようなバーズビークが発生することはなく、素子領域１３０が狭くなってしまうのを防止することができる。また、トレンチ１２２の深さを深くすることにより、実効的な素子間距離を長くすることができるため、高い素子分離機能を得ることができる。
【００１３】
【特許文献１】
特開２０００−２６９１９２号公報
【特許文献２】
特開２００１−１７６８４１号公報
【特許文献３】
特開２００１−４４２７４号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、提案されている半導体装置の製造方法では、更なる微細化が困難であった。即ち、半導体装置を更に微細化するためには、フォトレジスト膜１２０を更に狭い幅にパターニングする必要があるが、幅の狭いフォトレジスト膜１２０を用いてシリコン窒化膜１１４をドライエッチングすると、フォトレジスト膜１２０が倒れてしまう場合がある。一方、フォトレジスト膜１２０を薄く形成すれば、フォトレジスト膜１２０が倒れるのを防止することは可能であるが、フォトレジスト膜１２０に対するシリコン窒化膜１１４のエッチングの選択比が必ずしも高くないため、シリコン窒化膜１１４をエッチングする際にフォトレジスト膜１２０が次第に消失してしまう。そうすると、シリコン窒化膜１１４の肩の部分が大きく削れてしまったり、シリコン窒化膜１１４の側壁部分がギザギザになってしまったりする。即ち、シリコン窒化膜１１４を所望の形状にパターニングすることができない。シリコン窒化膜１１４を所望の形状にパターニングすることができないため、トレンチを所望の形状に形成することはできない。
【００１５】
ここで、シリコン窒化膜１１４の膜厚を薄く設定すれば、シリコン窒化膜１１４をパターニングするための時間を短縮することができ、上記のような問題を解消し得るとも考えられる。しかし、シリコン窒化膜１１４は、シリコン酸化膜１２６をＣＭＰ法により研磨する際のストッパ膜として機能するものであるため、シリコン窒化膜１１４を研磨する際にシリコン窒化膜１１４が均一かつ十分な膜厚で存在していなければならない。従って、シリコン窒化膜１１４の膜厚を薄く設定することは望ましくない。
【００１６】
本発明の目的は、良好な素子分離領域を更に微細に形成し得る半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に半導体膜を形成する工程と、前記半導体膜上にレジスト膜を形成する工程と、前記レジスト膜に開口部を形成する工程と、前記レジスト膜をマスクとして前記半導体膜をエッチングする工程と、前記半導体膜をマスクとして前記第１の絶縁膜をエッチングする工程と、前記第１の絶縁膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に前記半導体膜の膜厚より大きな深さを有する溝を形成する工程とを有し、前記半導体基板に前記溝を形成する工程では、前記半導体基板に前記溝を形成するとともに、前記第１の絶縁膜上の前記半導体膜をエッチング除去することを特徴とする半導体装置の製造方法により達成される。
また、上記目的は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に半導体膜を形成する工程と、前記半導体膜上にレジスト膜を形成する工程と、前記レジスト膜に開口部を形成する工程と、前記レジスト膜をマスクとして前記半導体膜をエッチングする工程と、前記半導体膜をマスクとして前記第１の絶縁膜をエッチングする工程と、前記第１の絶縁膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程とを有し、前記半導体基板に前記溝を形成する工程は、前記第１の絶縁膜上の前記半導体膜をエッチング除去しつつ、前記半導体基板をエッチングする第１の工程と、前記第１の絶縁膜上の前記半導体膜のエッチング除去が完了した後に、前記半導体基板をエッチングする第２の工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１８】
【発明の実施の形態】
［一実施形態］
本発明の一実施形態による半導体装置の製造方法を図１乃至図５を用いて説明する。図１乃至図５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１９】
まず、図１（ａ）に示すように、例えば熱酸化法により、シリコンより成る半導体基板１０上の全面に、シリコン酸化膜１２を形成する。シリコン酸化膜１２の膜厚は、例えば１０ｎｍ程度とする。シリコン酸化膜１２は、シリコン窒化膜１４とシリコン基板１０との間の応力を緩和するためのバッファ膜として機能するものである。
【００２０】
次に、全面に、例えばＣＶＤ法により、シリコン窒化膜１４を形成する。シリコン窒化膜１４の膜厚は例えば１１２ｎｍとする。シリコン窒化膜１４は、後工程で半導体基板１０をエッチングしてトレンチ２２（図３（ｂ）参照）を形成する際にマスクとして機能するものである。また、シリコン窒化膜１４は、後工程でシリコン酸化膜１２を研磨する際にストッパ膜としても機能するものである。
【００２１】
次に、全面に、例えばＣＶＤ法により、シリコン窒化膜１４上にポリシリコン膜１６を形成する。ポリシリコン膜１６の膜厚は、例えば１００〜１５０ｎｍ程度とする。ポリシリコン膜１６は、シリコン窒化膜１４をパターニングする際にマスクとして機能するものである。
【００２２】
次に、全面に、例えばスピンコート法により、反射防止膜１８を塗布する。反射防止膜１８の膜厚は、例えば８２ｎｍとする。
【００２３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２０を形成する。フォトレジスト膜２０の材料としては、例えばＡｒＦレジストを用いる。フォトレジスト膜２０の膜厚は、例えば３００ｎｍとする。
【００２４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２０に開口部２１を形成する（図１（ｂ）参照）。開口部２１は、トレンチ２２（図３（ｂ）参照）を形成するためのものである。
【００２５】
次に、図１（ｃ）に示すように、フォトレジスト膜２０をマスクとして、反射防止膜１８をドライエッチングする。エッチング条件は、例えば、以下の通りとする。エッチングガスとしては、例えば、ＨＢｒガスとＯ2ガスと不活性ガスとから成る混合ガスを用いる。不活性ガスとしては、例えば、Ｈｅガスを用いることができる。ＨＢｒガスの流量は、例えば７５ｓｃｃｍとする。Ｈｅガスの流量は、例えば２０ｓｃｃｍとする。Ｏ2ガスの流量は、例えば３０ｓｃｃｍとする。チャンバ内の圧力は、例えば４ｍＴとする。印加電力は、例えば５００Ｗとする。バイアス電圧は、例えば−２００Ｖとする。
【００２６】
次に、例えばドライエッチングにより、フォトレジスト膜２０をマスクとして、ポリシリコン膜１６をエッチングする。この際、半導体基板１０の面に対して垂直方向にポリシリコン膜１６をエッチングする。フォトレジスト膜２０をマスクとしてポリシリコン膜１６をエッチングする際には、トランジスタのゲート電極４０（図５（ｂ）参照）を形成する際に用いられる技術を用いることが可能なため、フォトレジスト膜２０に対して高い選択比でポリシリコン膜１６をエッチングすることができる。このため、フォトレジスト膜２０より成るパターンの肩の部分が大きく削れてしまうことはない。従って、ポリシリコン膜１６を所望の形状にパターニングすることが可能である。
【００２７】
ポリシリコン膜１６をエッチングする際には、まず、ポリシリコン膜１６の表面に存在している自然酸化膜（図示せず）を除去するための前処理を行う。自然酸化膜を除去するための前処理は、例えば、以下のような条件で行う。エッチングガスとしては、例えばＣＦ4ガスを用いる。ＣＦ4ガスの流量は、例えば１００ｓｃｃｍとする。チャンバ内の圧力は、例えば５ｍＴとする。印加電力は例えば２００Ｗとする。バイアス電圧は、例えば−４００Ｖとする。エッチング時間は、例えば１０秒とする。こうして、ポリシリコン膜１６の表面の自然酸化膜が除去される。
【００２８】
次に、ポリシリコン膜１６をエッチングする。ポリシリコン膜１６のエッチングは、例えば、以下のような条件で行う。エッチングガスとしては、例えば、ＨＢｒガスとＯ2ガスとから成る混合ガスを用いる。ＨＢｒガスの流量は、例えば１８０ｓｃｃｍとする。Ｏ2ガスの流量は、例えば５ｓｃｃｍとする。チャンバ内の圧力は、例えば６ｍＴとする。印加電力は、例えば３５０Ｗとする。バイアス電圧は、例えば−６７Ｖとする。オーバーエッチングは、例えば１０％程度とする。
【００２９】
こうして、フォトレジスト膜２０に対して高い選択比でポリシリコン膜１６がエッチングされる。
【００３０】
次に、図２（ｂ）に示すように、ポリシリコン膜１６をマスクとして、シリコン窒化膜１４をドライエッチングする。ポリシリコン膜１６に対してシリコン窒化膜１４を高い選択比でエッチングすることが可能であるため、ポリシリコン膜１６より成るパターンの肩の部分が大きく削れてしまうことはない。エッチング条件は、例えば以下の通りとする。エッチングガスとしては、例えばＣＦ4ガスとＣＨ2Ｆ2ガスとＨｅガスとから成る混合ガスを用いる。チャンバ内の圧力は、例えば３．５ｍＴとする。Ｈｅガスの流量は、例えば２００ｓｃｃｍとする。ＣＦ4ガスの流量は、例えば２５ｓｃｃｍとする。ＣＨ2Ｆ2ガスの流量は、例えば２５ｓｃｃｍとする。印加電力は、例えば８００Ｗとする。バイアス電圧は、例えば−４１０Ｖとする。
【００３１】
次に、図２（ｃ）に示すように、ポリシリコン膜１６をマスクとして、シリコン酸化膜１２をドライエッチングする。エッチング条件は、例えば、ポリシリコン膜１６をマスクとしてシリコン窒化膜１４をエッチングする際のエッチング条件と同様とする。こうして、開口部２１が半導体基板１０まで達する。
【００３２】
反射防止膜１８をエッチングする工程、ポリシリコン膜１６をエッチングする工程、シリコン窒化膜１４をエッチングする工程、及び、シリコン酸化膜１２をエッチングする工程は、同一のチャンバ内にて、大気開放することなく行う。大気開放することなくエッチングすることにより、半導体基板１０にパーティクルが付着するのを抑制することができる。
【００３３】
また、反射防止膜１８のエッチングを行った後、半導体基板１０を別個のチャンバに搬送し、その別個のチャンバ内で、ポリシリコン膜１６のエッチング、シリコン窒化膜１４のエッチング及びシリコン窒化膜１２のエッチングを行ってもよい。この場合も、反射防止膜１８のエッチング、ポリシリコン膜１６のエッチング、シリコン窒化膜１４のエッチング及びシリコン酸化膜１２のエッチングを、大気開放することなく行うことが望ましい。これらのエッチング工程を大気開放することなく行うためには、例えば、半導体基板を真空中で搬送することが可能なマルチチャンバ式のエッチング装置を用いればよい。例えば、トランジスタのゲート電極を形成する際に用いられるマルチチャンバ式のエッチング装置を、上記のエッチング工程を行う際に用いることが可能である。
【００３４】
次に、図３（ａ）に示すように、フォトレジスト膜２０を除去する。フォトレジスト膜２０の除去は、例えば、ウェット式のレジスト剥離と、プラズマを用いたレジスト除去とを組み合わせて行う。ウェット式のレジスト剥離においては、例えば、希フッ酸より成る剥離液を用いた薬液処理と、硫酸と過酸化水素とを混合して成る剥離液（Sulfuric acid-Hydrogen Peroxide Mixture、ＳＰＭ液）を用いた薬液処理と、アンモニアと過酸化水素と水とを混合して成る剥離液（Ammonia-Hydrogen Peroxide Mixture、ＡＰＭ液）を用いた薬液処理とを、組み合わせて行う。プラズマを用いたレジスト除去においては、例えば酸素プラズマを用いる。
【００３５】
シリコン窒化膜１４をエッチングする工程においては、印加電力が高いため、エッチングガスとフォトレジスト膜２０とが反応して反応生成物が生じるが、フォトレジスト膜２０を除去する際に、かかる反応生成物も除去されることとなる。
【００３６】
次に、図３（ｂ）に示すように、シリコン窒化膜１４をマスクとして、半導体基板１０をエッチングする。
【００３７】
半導体基板１０をエッチングする際には、まず、半導体基板１０の表面に存在している自然酸化膜（図示せず）を除去するための前処理を行う。自然酸化膜を除去するための前処理は、例えば、以下のような条件で行う。エッチングガスとしては、例えばＣＦ4ガスを用いる。ＣＦ4ガスの流量は、例えば１００ｓｃｃｍとする。チャンバ内の圧力は、例えば５ｍＴとする。印加電力は例えば２００Ｗとする。バイアス電圧は、例えば−４００Ｖとする。エッチング時間は、例えば１０秒とする。こうして、半導体基板１０の表面に存在している自然酸化膜が除去される。
【００３８】
次に、シリコン窒化膜１４をマスクとして半導体基板１０をエッチングする。半導体基板１０のエッチングは、例えば以下のような条件で行う。エッチングガスとしては、例えば、ＨＢｒガスとＯ２ガスとから成る混合ガスを用いる。ＨＢｒガスの流量は、例えば４５０ｓｃｃｍとする。Ｏ２ガスの流量は、例えば１３ｓｃｃｍとする。チャンバ内の圧力は、例えば１０ｍＴとする。印加電力は、例えば９００Ｗとする。バイアス電圧は、例えば−２２０Ｖとする。
【００３９】
こうして、半導体基板１０にトレンチ２２、即ち溝が形成される。トレンチ２２の深さは、例えば３００ｎｍ程度とする。シリコン窒化膜１４上にポリシリコン膜１６が存在している状態で半導体基板１０をエッチングするため、高いアスペクト比でトレンチ２２を形成することができる。また、半導体基板１０をエッチングしてトレンチ２２を形成する際に、シリコン窒化膜１４上のポリシリコン膜１６も徐々にエッチング除去されていくため、ポリシリコン膜１６を除去する工程を別個に設けることを要しない。従って、簡便な工程で半導体装置を製造することができる。
【００４０】
なお、半導体基板１０にトレンチ２２を形成する際に、シリコン窒化膜１４も若干エッチングされて、シリコン窒化膜１４の膜厚が若干薄くなるが、シリコン窒化膜１４は例えば９０ｎｍ程度の膜厚で残る。シリコン窒化膜１４が大きくエッチングされるわけではないため、特段の問題はない。
【００４１】
次に、熱酸化法により、露出した半導体基板１０の表面、具体的には、トレンチ２２の内面にシリコン酸化膜２４を形成する。シリコン酸化膜２４の膜厚は、例えば１０ｎｍ程度とする。
【００４２】
次に、例えば高密度プラズマ（High Density Plasma、ＨＤＰ）ＣＶＤ法により、全面に、シリコン酸化膜２６を形成する。シリコン酸化膜２６の膜厚は、例えば５００ｎｍ程度とする。
【００４３】
次に、例えばＣＭＰ法により、シリコン酸化膜２６をシリコン窒化膜１４の表面が露出するまで研磨する。こうして、トレンチ２２内にシリコン酸化膜２６が埋め込まれる（図３（ｃ）参照）。シリコン酸化膜２６より研磨レートが遅いシリコン窒化膜１４が露出した時点で研磨を終了するため、高い精度で研磨を終了することができる。
【００４４】
次に、図４（ａ）に示すように、シリコン窒化膜１４をエッチング除去する。エッチング液としては、例えば熱リン酸を用いる。
【００４５】
次に、シリコン酸化膜１２をエッチング除去する。エッチング液としては、例えば希フッ酸を用いる。この際、トレンチ２２内に埋め込まれたシリコン酸化膜２６、即ち素子分離領域２８もわずかにエッチングされる。こうして、ＳＴＩ法により、シリコン酸化膜２６より成る素子分離領域２８が形成される。素子分離領域２８により、素子領域が画定される。
【００４６】
次に、熱酸化法により、半導体基板１０の表面に犠牲酸化膜（図示せず）を形成する。
【００４７】
次に、犠牲酸化膜を介して、例えばイオン注入法により、素子領域３０にドーパント不純物を適宜導入することにより、ｎ形ウェル３２ｎやｐ形ウェル３２ｐを形成する（図４（ｂ）参照）。
【００４８】
次に、犠牲酸化膜をエッチング除去する。エッチング液としては、例えば希フッ酸を用いる。この際、シリコン窒化膜２６より成る素子分離領域２８もわずかにエッチングされることとなる。素子分離領域２８を形成した後に希フッ酸によるエッチングが行われるため、素子分離領域２８の端部近傍には、局所的に凹んだ部分、即ちディボット３４（図５（ａ）参照）が生じることとなる。
【００４９】
次に、熱酸化法により、素子領域３０上にゲート絶縁膜３６を形成する。ゲート絶縁膜３６の膜厚は、例えば２ｎｍとする。
【００５０】
次に、全面に、ポリシリコン膜３８を形成する。ポリシリコン膜３８の膜厚は、例えば１５０ｎｍとする。
【００５１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。この後、フォトレジスト膜をマスクとして、ポリシリコン膜３８をパターニングする。こうして、ポリシリコン膜３８より成るゲート電極が形成される（図６（ｂ）参照）。
【００５２】
次に、イオン注入法により、ゲート電極４０をマスクとして、ゲート電極４０の両側の半導体基板１０にドーパント不純物を導入する。導入するドーパント不純物の導電型は、ウェル３２の導電型の反対とする。これにより、ソース／ドレインの浅い領域を構成する不純物拡散領域４２ａが形成される。
【００５３】
次に、不純物拡散領域４２ａ中のドーパント不純物を活性化するための熱処理を行う。
【００５４】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜４４を形成する。
【００５５】
次に、全面に、例えばＣＶＤ法により、シリコン窒化膜４６を形成する。
【００５６】
次に、シリコン窒化膜６４及びシリコン酸化膜４４を異方性エッチングすることにより、ゲート電極４０の側壁部分にサイドウォールスペーサ４８を形成する。
【００５７】
次に、イオン注入法により、ゲート電極４０及びサイドウォールスペーサ４８をマスクとして、半導体基板１０内にドーパント不純物を導入する。導入するドーパント不純物の導電型は、ウェル３２の導電型の反対とする。これにより、ソース／ドレインの深い領域を構成する不純物拡散領域４２ｂが形成される。浅い不純物拡散領域４２ａと深い不純物拡散領域４２ｂとにより、ソース／ドレイン拡散層４２が構成される。
【００５８】
こうして、本実施形態による半導体装置が製造される（図５（ｃ）参照）。
【００５９】
本実施形態による半導体装置の製造方法は、ポリシリコン膜より成るマスクを用いてシリコン窒化膜をエッチングすることに主な特徴の一つがある。
【００６０】
提案されている半導体装置の製造方法では、微細化のためにフォトレジスト膜１２０の幅を狭くしようとすると、フォトレジスト膜１２０を用いてシリコン窒化膜１１４をドライエッチングする際に、フォトレジスト膜１２０が倒れてしまう場合がある。一方、フォトレジスト膜１２０を薄く形成すれば、フォトレジスト膜１２０が倒れるのを防止することは可能であるが、フォトレジスト膜１２０に対するシリコン窒化膜１１４のエッチングの選択比が必ずしも高くないため、シリコン窒化膜１１４をエッチングする際にフォトレジスト膜１２０が次第に消失してしまう。そうすると、シリコン窒化膜１１４の肩の部分が大きく削れてしまったり、シリコン窒化膜１１４の側壁部分がギザギザになってしまったりする。即ち、シリコン窒化膜１１４を所望の形状にパターニングすることができない。シリコン窒化膜１１４を所望の形状にパターニングすることができないため、トレンチを所望の形状に形成することはできない。
このため、提案されている半導体装置の製造方法では、良好な素子分離領域を更に微細に形成することが困難であった。
【００６１】
これに対し、本実施形態では、ポリシリコン膜１６より成るマスクを用いてシリコン窒化膜１４をパターニングするため、ポリシリコン膜１６に対して高い選択比でシリコン窒化膜１４をエッチングすることができる。このため、シリコン窒化膜１４より成る良好なパターンを形成することができる。このため、本実施形態によれば、シリコン窒化膜１４をマスクとして半導体基板１０に微細なトレンチ２２を形成する場合であっても、トレンチ２２を所望の形状に形成することができる。従って、本実施形態によれば、良好な素子分離領域を更に微細に形成することが可能となる。
【００６２】
また、本実施形態による半導体装置の製造方法は、半導体基板１０にトレンチ２２を形成する際にシリコン窒化膜１４上のポリシリコン膜１６も同時に除去することにも主な特徴の一つがある。
【００６３】
本実施形態によれば、トレンチ２２を形成する際に、シリコン窒化膜１４上に存在しているポリシリコン膜１６を除去することができるため、ポリシリコン膜１６を除去するための工程を別個に設けることを要しない。従って、本実施形態によれば、簡便な工程で半導体装置を製造することができる。
【００６４】
また、本実施形態による半導体装置の製造方法は、反射防止膜１８をエッチングする工程、ポリシリコン膜１６をエッチングする工程、シリコン窒化膜１４をエッチングする工程、及び、シリコン酸化膜１２をエッチングする工程を、大気開放することなく行うことにも主な特徴の一つがある。
【００６５】
本実施形態によれば、これらのエッチング工程を大気開放することなく行うため、半導体基板の表面にパーティクルが付着するのを抑制することができ、高い歩留りで半導体装置を製造することができる。また、パーティクルを除去するための工程が不要であるため、高いスループットで半導体装置を製造することができる。
【００６６】
なお、特許文献１には、ポリシリコン膜をマスクとして、ＴＥＯＳ酸化膜、シリコン窒化膜及びシリコン酸化膜をエッチングすることにより、シリコン酸化膜、シリコン窒化膜及びＴＥＯＳ酸化膜より成る素子分離溝形成用のマスクを形成し、この素子分離溝形成用のマスクをマスクとして半導体基板をエッチングすることにより、半導体基板に溝を形成する技術が開示されている。しかし、特許文献１に記載された技術では、フォトレジスト膜、反射防止膜及びポリシリコン膜をマスクとして、ＴＥＯＳ酸化膜、シリコン窒化膜及びシリコン酸化膜をエッチングする際に、フォトレジスト膜、反射防止膜及びポリシリコン膜に対して、ＴＥＯＳ酸化膜、シリコン窒化膜及びシリコン酸化膜を、あまり高い選択比でエッチングしていない。このため、素子分離溝形成用のマスクを形成する際に、ポリシリコン膜の肩の部分が大きく削られてしまい、ひいては素子分離溝形成用のマスクの肩の部分も削られてしまう。特許文献１に記載された技術では、素子分離溝形成用のマスクの肩の部分が削られてしまうため、素子分離溝、即ちトレンチを所望の形状に形成することは困難である。また、素子分離溝形成用のマスクの肩の部分が削られてしまった場合、トレンチ内にシリコン酸化膜を埋め込んだ後に素子分離溝形成用のマスクを除去すると、シリコン酸化膜より成る素子分離領域の端部が素子領域内に庇状に張り出してしまうこととなる。素子分離領域の端部が素子領域内に庇状に張り出してしまうと、この後のゲート電極を形成する工程において、庇状に張り出した素子分離領域の端部にポリシリコン等より成る残渣が生じやすくなってしまい、半導体装置の製造歩留りの低下の原因となってしまう。
【００６７】
これに対し、本実施形態による半導体装置の製造方法では、シリコン窒化膜よりなるマスクを形成する際に、ポリシリコン膜に対して高い選択比でシリコン窒化膜をエッチングするため、シリコン窒化膜より成るパターンの肩の部分が大きく削れてしまうのを防止することができる。従って、本実施形態によれば、トレンチを所望の形状に形成することができ、微細な半導体装置を高い製造歩留りで提供することが可能となる。
【００６８】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００６９】
例えば、ポリシリコン膜１６をエッチングする工程の後、シリコン窒化膜１４をエッチングする工程の前に、フォトレジスト膜２０を除去してもよい。この場合には、ポリシリコン膜１６をエッチングする際にエッチングガスとフォトレジストとが反応することにより生成された反応生成物を、フォトレジスト膜２０を除去する際に同時に除去することができるため、反応生成物が付着していない状態で、シリコン窒化膜１４をエッチングすることが可能となる。
【００７０】
また、上記実施形態では、ポリシリコン膜１８より成るマスクを用いてシリコン窒化膜１４をパターニングしたが、マスクの材料はポリシリコンに限定されるものではない。例えば、アモルファスシリコン膜等、あらゆるシリコン膜を、シリコン窒化膜１４をエッチングするためのマスクの材料として用いることができる。また、シリコン窒化膜１４をエッチングするためのマスクの材料は、シリコンに限定されるものではなく、あらゆる半導体を用いることが可能である。例えば、マスクの材料として、半導体基板１０の材料とほぼ同様のエッチング特性を有する半導体を用いることができる。半導体基板の材料とほぼ同様のエッチング特性を有する半導体材料を用いれば、シリコン窒化膜１４をマスクとして半導体基板１０にトレンチ２２を形成する際に、シリコン窒化膜１４上に存在している半導体より成るマスクを同時に除去することが可能である。
【００７１】
また、上記実施形態では、半導体基板としてシリコン基板を用いる場合を例に説明したが、本発明はシリコン基板を用いる場合に限定されるものではなく、あらゆる半導体基板を用いる場合に適用することが可能である。
【００７２】
（付記１） 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上にレジスト膜を形成する工程と、
前記レジスト膜に開口部を形成する工程と、
前記レジスト膜をマスクとして前記半導体膜をエッチングする工程と、
前記半導体膜をマスクとして前記第１の絶縁膜をエッチングする工程と、
前記第１の絶縁膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００７３】
（付記２） 付記１記載の半導体装置の製造方法において、
前記半導体基板に前記溝を形成する工程の後に、前記溝内に第２の絶縁膜より成る素子分離領域を埋め込む工程を更に有する
ことを特徴とする半導体装置の製造方法。
【００７４】
（付記３） 付記１又は２記載の半導体装置の製造方法において、
前記半導体基板に前記溝を形成する工程では、前記半導体基板に前記溝を形成するとともに、前記第１の絶縁膜上の前記半導体膜をエッチング除去する
ことを特徴とする半導体装置の製造方法。
【００７５】
（付記４） 付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記半導体膜をエッチングする工程及び前記第１の絶縁膜をエッチングする工程を、大気開放せずに行う
ことを特徴とする半導体装置の製造方法。
【００７６】
（付記５） 付記４記載の半導体装置の製造方法において、
前記半導体膜をエッチングする工程及び前記第１の絶縁膜をエッチングする工程を、同一のチャンバ内で行う
ことを特徴とする半導体装置の製造方法。
【００７７】
（付記６） 付記４記載の半導体装置の製造方法において、
前記半導体膜を形成する工程の後、前記レジスト膜を形成する工程の前に、反射防止膜を形成する工程を更に有し、
前記反射防止膜をエッチングする工程から前記第１の絶縁膜をエッチングする工程までを、大気開放せずに行う
ことを特徴とする半導体装置の製造方法。
【００７８】
（付記７） 付記６記載の半導体装置の製造方法において、
前記反射防止膜をエッチングする工程から前記第１の絶縁膜をエッチングする工程までを、同一のチャンバ内で行う
ことを特徴とする半導体装置の製造方法。
【００７９】
（付記８） 付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチングする工程の後、前記半導体基板に前記溝を形成する工程の前に、前記レジスト膜を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【００８０】
（付記９） 付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記半導体膜をエッチングする工程の後、前記第１の絶縁膜をエッチングする工程の前に、前記レジスト膜を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【００８１】
（付記１０） 付記２乃至９のいずれかに記載の半導体装置の製造方法において、
前記素子分離領域を埋め込む工程は、前記溝内及び前記第１の絶縁膜上に前記第２の絶縁膜を形成する工程と、前記第２の絶縁膜を前記第１の絶縁膜が露出するまで研磨する工程とを有する
ことを特徴とする半導体装置の製造方法。
【００８２】
（付記１１） 付記１乃至１０のいずれかに記載の半導体装置の製造方法において、
前記素子分離領域を形成する工程の後に、前記第１の絶縁膜をエッチング除去する工程と、前記半導体基板上にゲート絶縁膜を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【００８３】
（付記１２） 付記１乃至１１のいずれかに記載の半導体装置の製造方法において、
前記半導体膜は、ポリシリコン膜又はアモルファスシリコン膜である
ことを特徴とする半導体装置の製造方法。
【００８４】
（付記１３） 付記２乃至１２のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁膜は、シリコン窒化膜であり、
前記第２の絶縁膜は、シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【００８５】
【発明の効果】
以上の通り、本発明によれば、ポリシリコン膜より成るマスクを用いてシリコン窒化膜をパターニングするため、ポリシリコン膜に対して高い選択比でシリコン窒化膜をエッチングすることができる。このため、シリコン窒化膜より成る良好なパターンを形成することができる。このため、本発明によれば、シリコン窒化膜をマスクとして半導体基板に微細なトレンチを形成する場合であっても、トレンチを所望の形状に形成することができる。従って、本発明によれば、良好な素子分離領域を更に微細に形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図６】提案されている半導体装置の製造方法を示す工程断面図（その１）である。
【図７】提案されている半導体装置の製造方法を示す工程断面図（その２）である。
【符号の説明】
１０…半導体基板
１２…シリコン酸化膜
１４…シリコン窒化膜
１６…ポリシリコン膜
１８…反射防止膜
２０…フォトレジスト膜
２１…開口部
２２…トレンチ
２４…シリコン酸化膜
２６…シリコン酸化膜
２８…素子分離領域
３０…素子領域
３２…ウェル
３２ｎ…ｎ形ウェル
３２ｐ…ｐ形ウェル
３６…ゲート絶縁膜
３８…ポリシリコン膜
４０…ゲート電極
４２…ソース／ドレイン拡散層
４２ａ…不純物拡散領域
４２ｂ…不純物拡散領域
４４…シリコン酸化膜
４６…シリコン窒化膜
４８…サイドウォール
１１０…半導体基板
１１２…シリコン酸化膜
１１４…シリコン窒化膜
１１６…ポリシリコン膜
１１８…反射防止膜
１２０…フォトレジスト膜
１２１…開口部
１２２…トレンチ
１２６…シリコン酸化膜
１２８…素子分離領域
１３０…素子領域
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、微細化に寄与しうる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
素子領域を画定する素子分離領域を形成するための技術として、従来より、ＬＯＣＯＳ（LOCal Oxidation of Silicon、局所酸化）法が広く知られている。
【０００３】
しかし、ＬＯＣＯＳ法により素子分離領域を形成した場合には、バーズビークによって素子領域が小さくなる傾向がある。素子分離領域を形成する際の酸化量を小さくすれば、バーズビークを小さくすることが可能であるが、酸化量を小さくした場合には、十分な素子分離機能を得ることができなくなってしまう。また、ＬＯＣＯＳ法により素子分離領域を形成した場合には、基板表面に大きな段差が形成されてしまう。このため、ＬＯＣＯＳ法を用いて素子分離領域を形成する技術では、更なる微細化・高集積化が困難であった。
【０００４】
近時、ＬＯＣＯＳ法に代わる方法として、ＳＴＩ（Shallow Trench Isolation）法が提案されている。ＳＴＩ法による素子分離領域の形成方法を図６及び図７を用いて説明する。図６及び図７は、提案されている半導体装置の製造方法を示す工程断面図である。
【０００５】
まず、図６（ａ）に示すように、半導体基板１１０上に、シリコン酸化膜１１２、シリコン窒化膜１１４、反射防止膜１１６を順次形成する。次に、反射防止膜１１８上に、フォトレジスト膜１２０を形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜１２０に反射防止膜１１６に達する開口部１２１を形成する。
【０００６】
次に、図６（ｂ）に示すように、フォトレジスト膜１２０をマスクとして、反射防止膜１１８をエッチングする。
【０００７】
次に、図６（ｃ）に示すように、フォトレジスト膜１２０をマスクとして、シリコン窒化膜１１４を順次エッチングする。
【０００８】
次に、図７（ａ）に示すように、フォトレジスト膜１２０を剥離する。
【０００９】
次に、図７（ｂ）に示すように、シリコン窒化膜１１４をマスクとして半導体基板１１０をエッチングすることにより、トレンチ１２２、即ち溝を形成する。
【００１０】
次に、トレンチ１２２内及びシリコン窒化膜１１４上にシリコン酸化膜を形成する。この後、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜１１４が露出するまでシリコン酸化膜１２６を研磨する。こうして、トレンチ１２２に内にシリコン酸化膜１２６より成る素子分離領域１２８が埋め込まれる。こうして、素子分離領域１２８により素子領域１３０が画定される（図７（ｃ）参照）。
【００１１】
この後、シリコン窒化膜１１４及びシリコン酸化膜１１２を除去し、素子領域１３０内にトランジスタ（図示せず）を形成する。このようにして、半導体装置が製造される。
【００１２】
ＳＴＩ法を用いて素子分離領域１２８を形成すれば、ＬＯＣＯＳ法で素子分離領域を形成する場合のようなバーズビークが発生することはなく、素子領域１３０が狭くなってしまうのを防止することができる。また、トレンチ１２２の深さを深くすることにより、実効的な素子間距離を長くすることができるため、高い素子分離機能を得ることができる。
【００１３】
【特許文献１】
特開２０００−２６９１９２号公報
【特許文献２】
特開２００１−１７６８４１号公報
【特許文献３】
特開２００１−４４２７４号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、提案されている半導体装置の製造方法では、更なる微細化が困難であった。即ち、半導体装置を更に微細化するためには、フォトレジスト膜１２０を更に狭い幅にパターニングする必要があるが、幅の狭いフォトレジスト膜１２０を用いてシリコン窒化膜１１４をドライエッチングすると、フォトレジスト膜１２０が倒れてしまう場合がある。一方、フォトレジスト膜１２０を薄く形成すれば、フォトレジスト膜１２０が倒れるのを防止することは可能であるが、フォトレジスト膜１２０に対するシリコン窒化膜１１４のエッチングの選択比が必ずしも高くないため、シリコン窒化膜１１４をエッチングする際にフォトレジスト膜１２０が次第に消失してしまう。そうすると、シリコン窒化膜１１４の肩の部分が大きく削れてしまったり、シリコン窒化膜１１４の側壁部分がギザギザになってしまったりする。即ち、シリコン窒化膜１１４を所望の形状にパターニングすることができない。シリコン窒化膜１１４を所望の形状にパターニングすることができないため、トレンチを所望の形状に形成することはできない。
【００１５】
ここで、シリコン窒化膜１１４の膜厚を薄く設定すれば、シリコン窒化膜１１４をパターニングするための時間を短縮することができ、上記のような問題を解消し得るとも考えられる。しかし、シリコン窒化膜１１４は、シリコン酸化膜１２６をＣＭＰ法により研磨する際のストッパ膜として機能するものであるため、シリコン窒化膜１１４を研磨する際にシリコン窒化膜１１４が均一かつ十分な膜厚で存在していなければならない。従って、シリコン窒化膜１１４の膜厚を薄く設定することは望ましくない。
【００１６】
本発明の目的は、良好な素子分離領域を更に微細に形成し得る半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に半導体膜を形成する工程と、前記半導体膜上にレジスト膜を形成する工程と、前記レジスト膜に開口部を形成する工程と、前記レジスト膜をマスクとして前記半導体膜をエッチングする工程と、前記半導体膜をマスクとして前記第１の絶縁膜をエッチングする工程と、前記第１の絶縁膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に前記半導体膜の膜厚より大きな深さを有する溝を形成する工程とを有し、前記半導体基板に前記溝を形成する工程では、前記半導体基板に前記溝を形成するとともに、前記第１の絶縁膜上の前記半導体膜をエッチング除去することを特徴とする半導体装置の製造方法により達成される。
また、上記目的は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に半導体膜を形成する工程と、前記半導体膜上にレジスト膜を形成する工程と、前記レジスト膜に開口部を形成する工程と、前記レジスト膜をマスクとして前記半導体膜をエッチングする工程と、前記半導体膜をマスクとして前記第１の絶縁膜をエッチングする工程と、前記第１の絶縁膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程とを有し、前記半導体基板に前記溝を形成する工程は、前記第１の絶縁膜上の前記半導体膜をエッチング除去しつつ、前記半導体基板をエッチングする第１の工程と、前記第１の絶縁膜上の前記半導体膜のエッチング除去が完了した後に、前記半導体基板をエッチングする第２の工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００１８】
【発明の実施の形態】
［一実施形態］
本発明の一実施形態による半導体装置の製造方法を図１乃至図５を用いて説明する。図１乃至図５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１９】
まず、図１（ａ）に示すように、例えば熱酸化法により、シリコンより成る半導体基板１０上の全面に、シリコン酸化膜１２を形成する。シリコン酸化膜１２の膜厚は、例えば１０ｎｍ程度とする。シリコン酸化膜１２は、シリコン窒化膜１４とシリコン基板１０との間の応力を緩和するためのバッファ膜として機能するものである。
【００２０】
次に、全面に、例えばＣＶＤ法により、シリコン窒化膜１４を形成する。シリコン窒化膜１４の膜厚は例えば１１２ｎｍとする。シリコン窒化膜１４は、後工程で半導体基板１０をエッチングしてトレンチ２２（図３（ｂ）参照）を形成する際にマスクとして機能するものである。また、シリコン窒化膜１４は、後工程でシリコン酸化膜１２を研磨する際にストッパ膜としても機能するものである。
【００２１】
次に、全面に、例えばＣＶＤ法により、シリコン窒化膜１４上にポリシリコン膜１６を形成する。ポリシリコン膜１６の膜厚は、例えば１００〜１５０ｎｍ程度とする。ポリシリコン膜１６は、シリコン窒化膜１４をパターニングする際にマスクとして機能するものである。
【００２２】
次に、全面に、例えばスピンコート法により、反射防止膜１８を塗布する。反射防止膜１８の膜厚は、例えば８２ｎｍとする。
【００２３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜２０を形成する。フォトレジスト膜２０の材料としては、例えばＡｒＦレジストを用いる。フォトレジスト膜２０の膜厚は、例えば３００ｎｍとする。
【００２４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜２０に開口部２１を形成する（図１（ｂ）参照）。開口部２１は、トレンチ２２（図３（ｂ）参照）を形成するためのものである。
【００２５】
次に、図１（ｃ）に示すように、フォトレジスト膜２０をマスクとして、反射防止膜１８をドライエッチングする。エッチング条件は、例えば、以下の通りとする。エッチングガスとしては、例えば、ＨＢｒガスとＯ2ガスと不活性ガスとから成る混合ガスを用いる。不活性ガスとしては、例えば、Ｈｅガスを用いることができる。ＨＢｒガスの流量は、例えば７５ｓｃｃｍとする。Ｈｅガスの流量は、例えば２０ｓｃｃｍとする。Ｏ2ガスの流量は、例えば３０ｓｃｃｍとする。チャンバ内の圧力は、例えば４ｍＴとする。印加電力は、例えば５００Ｗとする。バイアス電圧は、例えば−２００Ｖとする。
【００２６】
次に、例えばドライエッチングにより、フォトレジスト膜２０をマスクとして、ポリシリコン膜１６をエッチングする。この際、半導体基板１０の面に対して垂直方向にポリシリコン膜１６をエッチングする。フォトレジスト膜２０をマスクとしてポリシリコン膜１６をエッチングする際には、トランジスタのゲート電極４０（図５（ｂ）参照）を形成する際に用いられる技術を用いることが可能なため、フォトレジスト膜２０に対して高い選択比でポリシリコン膜１６をエッチングすることができる。このため、フォトレジスト膜２０より成るパターンの肩の部分が大きく削れてしまうことはない。従って、ポリシリコン膜１６を所望の形状にパターニングすることが可能である。
【００２７】
ポリシリコン膜１６をエッチングする際には、まず、ポリシリコン膜１６の表面に存在している自然酸化膜（図示せず）を除去するための前処理を行う。自然酸化膜を除去するための前処理は、例えば、以下のような条件で行う。エッチングガスとしては、例えばＣＦ4ガスを用いる。ＣＦ4ガスの流量は、例えば１００ｓｃｃｍとする。チャンバ内の圧力は、例えば５ｍＴとする。印加電力は例えば２００Ｗとする。バイアス電圧は、例えば−４００Ｖとする。エッチング時間は、例えば１０秒とする。こうして、ポリシリコン膜１６の表面の自然酸化膜が除去される。
【００２８】
次に、ポリシリコン膜１６をエッチングする。ポリシリコン膜１６のエッチングは、例えば、以下のような条件で行う。エッチングガスとしては、例えば、ＨＢｒガスとＯ2ガスとから成る混合ガスを用いる。ＨＢｒガスの流量は、例えば１８０ｓｃｃｍとする。Ｏ2ガスの流量は、例えば５ｓｃｃｍとする。チャンバ内の圧力は、例えば６ｍＴとする。印加電力は、例えば３５０Ｗとする。バイアス電圧は、例えば−６７Ｖとする。オーバーエッチングは、例えば１０％程度とする。
【００２９】
こうして、フォトレジスト膜２０に対して高い選択比でポリシリコン膜１６がエッチングされる。
【００３０】
次に、図２（ｂ）に示すように、ポリシリコン膜１６をマスクとして、シリコン窒化膜１４をドライエッチングする。ポリシリコン膜１６に対してシリコン窒化膜１４を高い選択比でエッチングすることが可能であるため、ポリシリコン膜１６より成るパターンの肩の部分が大きく削れてしまうことはない。エッチング条件は、例えば以下の通りとする。エッチングガスとしては、例えばＣＦ4ガスとＣＨ2Ｆ2ガスとＨｅガスとから成る混合ガスを用いる。チャンバ内の圧力は、例えば３．５ｍＴとする。Ｈｅガスの流量は、例えば２００ｓｃｃｍとする。ＣＦ4ガスの流量は、例えば２５ｓｃｃｍとする。ＣＨ2Ｆ2ガスの流量は、例えば２５ｓｃｃｍとする。印加電力は、例えば８００Ｗとする。バイアス電圧は、例えば−４１０Ｖとする。
【００３１】
次に、図２（ｃ）に示すように、ポリシリコン膜１６をマスクとして、シリコン酸化膜１２をドライエッチングする。エッチング条件は、例えば、ポリシリコン膜１６をマスクとしてシリコン窒化膜１４をエッチングする際のエッチング条件と同様とする。こうして、開口部２１が半導体基板１０まで達する。
【００３２】
反射防止膜１８をエッチングする工程、ポリシリコン膜１６をエッチングする工程、シリコン窒化膜１４をエッチングする工程、及び、シリコン酸化膜１２をエッチングする工程は、同一のチャンバ内にて、大気開放することなく行う。大気開放することなくエッチングすることにより、半導体基板１０にパーティクルが付着するのを抑制することができる。
【００３３】
また、反射防止膜１８のエッチングを行った後、半導体基板１０を別個のチャンバに搬送し、その別個のチャンバ内で、ポリシリコン膜１６のエッチング、シリコン窒化膜１４のエッチング及びシリコン窒化膜１２のエッチングを行ってもよい。この場合も、反射防止膜１８のエッチング、ポリシリコン膜１６のエッチング、シリコン窒化膜１４のエッチング及びシリコン酸化膜１２のエッチングを、大気開放することなく行うことが望ましい。これらのエッチング工程を大気開放することなく行うためには、例えば、半導体基板を真空中で搬送することが可能なマルチチャンバ式のエッチング装置を用いればよい。例えば、トランジスタのゲート電極を形成する際に用いられるマルチチャンバ式のエッチング装置を、上記のエッチング工程を行う際に用いることが可能である。
【００３４】
次に、図３（ａ）に示すように、フォトレジスト膜２０を除去する。フォトレジスト膜２０の除去は、例えば、ウェット式のレジスト剥離と、プラズマを用いたレジスト除去とを組み合わせて行う。ウェット式のレジスト剥離においては、例えば、希フッ酸より成る剥離液を用いた薬液処理と、硫酸と過酸化水素とを混合して成る剥離液（Sulfuric acid-Hydrogen Peroxide Mixture、ＳＰＭ液）を用いた薬液処理と、アンモニアと過酸化水素と水とを混合して成る剥離液（Ammonia-Hydrogen Peroxide Mixture、ＡＰＭ液）を用いた薬液処理とを、組み合わせて行う。プラズマを用いたレジスト除去においては、例えば酸素プラズマを用いる。
【００３５】
シリコン窒化膜１４をエッチングする工程においては、印加電力が高いため、エッチングガスとフォトレジスト膜２０とが反応して反応生成物が生じるが、フォトレジスト膜２０を除去する際に、かかる反応生成物も除去されることとなる。
【００３６】
次に、図３（ｂ）に示すように、シリコン窒化膜１４をマスクとして、半導体基板１０をエッチングする。
【００３７】
半導体基板１０をエッチングする際には、まず、半導体基板１０の表面に存在している自然酸化膜（図示せず）を除去するための前処理を行う。自然酸化膜を除去するための前処理は、例えば、以下のような条件で行う。エッチングガスとしては、例えばＣＦ4ガスを用いる。ＣＦ4ガスの流量は、例えば１００ｓｃｃｍとする。チャンバ内の圧力は、例えば５ｍＴとする。印加電力は例えば２００Ｗとする。バイアス電圧は、例えば−４００Ｖとする。エッチング時間は、例えば１０秒とする。こうして、半導体基板１０の表面に存在している自然酸化膜が除去される。
【００３８】
次に、シリコン窒化膜１４をマスクとして半導体基板１０をエッチングする。半導体基板１０のエッチングは、例えば以下のような条件で行う。エッチングガスとしては、例えば、ＨＢｒガスとＯ２ガスとから成る混合ガスを用いる。ＨＢｒガスの流量は、例えば４５０ｓｃｃｍとする。Ｏ２ガスの流量は、例えば１３ｓｃｃｍとする。チャンバ内の圧力は、例えば１０ｍＴとする。印加電力は、例えば９００Ｗとする。バイアス電圧は、例えば−２２０Ｖとする。
【００３９】
こうして、半導体基板１０にトレンチ２２、即ち溝が形成される。トレンチ２２の深さは、例えば３００ｎｍ程度とする。シリコン窒化膜１４上にポリシリコン膜１６が存在している状態で半導体基板１０をエッチングするため、高いアスペクト比でトレンチ２２を形成することができる。また、半導体基板１０をエッチングしてトレンチ２２を形成する際に、シリコン窒化膜１４上のポリシリコン膜１６も徐々にエッチング除去されていくため、ポリシリコン膜１６を除去する工程を別個に設けることを要しない。従って、簡便な工程で半導体装置を製造することができる。
【００４０】
なお、半導体基板１０にトレンチ２２を形成する際に、シリコン窒化膜１４も若干エッチングされて、シリコン窒化膜１４の膜厚が若干薄くなるが、シリコン窒化膜１４は例えば９０ｎｍ程度の膜厚で残る。シリコン窒化膜１４が大きくエッチングされるわけではないため、特段の問題はない。
【００４１】
次に、熱酸化法により、露出した半導体基板１０の表面、具体的には、トレンチ２２の内面にシリコン酸化膜２４を形成する。シリコン酸化膜２４の膜厚は、例えば１０ｎｍ程度とする。
【００４２】
次に、例えば高密度プラズマ（High Density Plasma、ＨＤＰ）ＣＶＤ法により、全面に、シリコン酸化膜２６を形成する。シリコン酸化膜２６の膜厚は、例えば５００ｎｍ程度とする。
【００４３】
次に、例えばＣＭＰ法により、シリコン酸化膜２６をシリコン窒化膜１４の表面が露出するまで研磨する。こうして、トレンチ２２内にシリコン酸化膜２６が埋め込まれる（図３（ｃ）参照）。シリコン酸化膜２６より研磨レートが遅いシリコン窒化膜１４が露出した時点で研磨を終了するため、高い精度で研磨を終了することができる。
【００４４】
次に、図４（ａ）に示すように、シリコン窒化膜１４をエッチング除去する。エッチング液としては、例えば熱リン酸を用いる。
【００４５】
次に、シリコン酸化膜１２をエッチング除去する。エッチング液としては、例えば希フッ酸を用いる。この際、トレンチ２２内に埋め込まれたシリコン酸化膜２６、即ち素子分離領域２８もわずかにエッチングされる。こうして、ＳＴＩ法により、シリコン酸化膜２６より成る素子分離領域２８が形成される。素子分離領域２８により、素子領域が画定される。
【００４６】
次に、熱酸化法により、半導体基板１０の表面に犠牲酸化膜（図示せず）を形成する。
【００４７】
次に、犠牲酸化膜を介して、例えばイオン注入法により、素子領域３０にドーパント不純物を適宜導入することにより、ｎ形ウェル３２ｎやｐ形ウェル３２ｐを形成する（図４（ｂ）参照）。
【００４８】
次に、犠牲酸化膜をエッチング除去する。エッチング液としては、例えば希フッ酸を用いる。この際、シリコン窒化膜２６より成る素子分離領域２８もわずかにエッチングされることとなる。素子分離領域２８を形成した後に希フッ酸によるエッチングが行われるため、素子分離領域２８の端部近傍には、局所的に凹んだ部分、即ちディボット３４（図５（ａ）参照）が生じることとなる。
【００４９】
次に、熱酸化法により、素子領域３０上にゲート絶縁膜３６を形成する。ゲート絶縁膜３６の膜厚は、例えば２ｎｍとする。
【００５０】
次に、全面に、ポリシリコン膜３８を形成する。ポリシリコン膜３８の膜厚は、例えば１５０ｎｍとする。
【００５１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。この後、フォトレジスト膜をマスクとして、ポリシリコン膜３８をパターニングする。こうして、ポリシリコン膜３８より成るゲート電極が形成される（図６（ｂ）参照）。
【００５２】
次に、イオン注入法により、ゲート電極４０をマスクとして、ゲート電極４０の両側の半導体基板１０にドーパント不純物を導入する。導入するドーパント不純物の導電型は、ウェル３２の導電型の反対とする。これにより、ソース／ドレインの浅い領域を構成する不純物拡散領域４２ａが形成される。
【００５３】
次に、不純物拡散領域４２ａ中のドーパント不純物を活性化するための熱処理を行う。
【００５４】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜４４を形成する。
【００５５】
次に、全面に、例えばＣＶＤ法により、シリコン窒化膜４６を形成する。
【００５６】
次に、シリコン窒化膜６４及びシリコン酸化膜４４を異方性エッチングすることにより、ゲート電極４０の側壁部分にサイドウォールスペーサ４８を形成する。
【００５７】
次に、イオン注入法により、ゲート電極４０及びサイドウォールスペーサ４８をマスクとして、半導体基板１０内にドーパント不純物を導入する。導入するドーパント不純物の導電型は、ウェル３２の導電型の反対とする。これにより、ソース／ドレインの深い領域を構成する不純物拡散領域４２ｂが形成される。浅い不純物拡散領域４２ａと深い不純物拡散領域４２ｂとにより、ソース／ドレイン拡散層４２が構成される。
【００５８】
こうして、本実施形態による半導体装置が製造される（図５（ｃ）参照）。
【００５９】
本実施形態による半導体装置の製造方法は、ポリシリコン膜より成るマスクを用いてシリコン窒化膜をエッチングすることに主な特徴の一つがある。
【００６０】
提案されている半導体装置の製造方法では、微細化のためにフォトレジスト膜１２０の幅を狭くしようとすると、フォトレジスト膜１２０を用いてシリコン窒化膜１１４をドライエッチングする際に、フォトレジスト膜１２０が倒れてしまう場合がある。一方、フォトレジスト膜１２０を薄く形成すれば、フォトレジスト膜１２０が倒れるのを防止することは可能であるが、フォトレジスト膜１２０に対するシリコン窒化膜１１４のエッチングの選択比が必ずしも高くないため、シリコン窒化膜１１４をエッチングする際にフォトレジスト膜１２０が次第に消失してしまう。そうすると、シリコン窒化膜１１４の肩の部分が大きく削れてしまったり、シリコン窒化膜１１４の側壁部分がギザギザになってしまったりする。即ち、シリコン窒化膜１１４を所望の形状にパターニングすることができない。シリコン窒化膜１１４を所望の形状にパターニングすることができないため、トレンチを所望の形状に形成することはできない。
このため、提案されている半導体装置の製造方法では、良好な素子分離領域を更に微細に形成することが困難であった。
【００６１】
これに対し、本実施形態では、ポリシリコン膜１６より成るマスクを用いてシリコン窒化膜１４をパターニングするため、ポリシリコン膜１６に対して高い選択比でシリコン窒化膜１４をエッチングすることができる。このため、シリコン窒化膜１４より成る良好なパターンを形成することができる。このため、本実施形態によれば、シリコン窒化膜１４をマスクとして半導体基板１０に微細なトレンチ２２を形成する場合であっても、トレンチ２２を所望の形状に形成することができる。従って、本実施形態によれば、良好な素子分離領域を更に微細に形成することが可能となる。
【００６２】
また、本実施形態による半導体装置の製造方法は、半導体基板１０にトレンチ２２を形成する際にシリコン窒化膜１４上のポリシリコン膜１６も同時に除去することにも主な特徴の一つがある。
【００６３】
本実施形態によれば、トレンチ２２を形成する際に、シリコン窒化膜１４上に存在しているポリシリコン膜１６を除去することができるため、ポリシリコン膜１６を除去するための工程を別個に設けることを要しない。従って、本実施形態によれば、簡便な工程で半導体装置を製造することができる。
【００６４】
また、本実施形態による半導体装置の製造方法は、反射防止膜１８をエッチングする工程、ポリシリコン膜１６をエッチングする工程、シリコン窒化膜１４をエッチングする工程、及び、シリコン酸化膜１２をエッチングする工程を、大気開放することなく行うことにも主な特徴の一つがある。
【００６５】
本実施形態によれば、これらのエッチング工程を大気開放することなく行うため、半導体基板の表面にパーティクルが付着するのを抑制することができ、高い歩留りで半導体装置を製造することができる。また、パーティクルを除去するための工程が不要であるため、高いスループットで半導体装置を製造することができる。
【００６６】
なお、特許文献１には、ポリシリコン膜をマスクとして、ＴＥＯＳ酸化膜、シリコン窒化膜及びシリコン酸化膜をエッチングすることにより、シリコン酸化膜、シリコン窒化膜及びＴＥＯＳ酸化膜より成る素子分離溝形成用のマスクを形成し、この素子分離溝形成用のマスクをマスクとして半導体基板をエッチングすることにより、半導体基板に溝を形成する技術が開示されている。しかし、特許文献１に記載された技術では、フォトレジスト膜、反射防止膜及びポリシリコン膜をマスクとして、ＴＥＯＳ酸化膜、シリコン窒化膜及びシリコン酸化膜をエッチングする際に、フォトレジスト膜、反射防止膜及びポリシリコン膜に対して、ＴＥＯＳ酸化膜、シリコン窒化膜及びシリコン酸化膜を、あまり高い選択比でエッチングしていない。このため、素子分離溝形成用のマスクを形成する際に、ポリシリコン膜の肩の部分が大きく削られてしまい、ひいては素子分離溝形成用のマスクの肩の部分も削られてしまう。特許文献１に記載された技術では、素子分離溝形成用のマスクの肩の部分が削られてしまうため、素子分離溝、即ちトレンチを所望の形状に形成することは困難である。また、素子分離溝形成用のマスクの肩の部分が削られてしまった場合、トレンチ内にシリコン酸化膜を埋め込んだ後に素子分離溝形成用のマスクを除去すると、シリコン酸化膜より成る素子分離領域の端部が素子領域内に庇状に張り出してしまうこととなる。素子分離領域の端部が素子領域内に庇状に張り出してしまうと、この後のゲート電極を形成する工程において、庇状に張り出した素子分離領域の端部にポリシリコン等より成る残渣が生じやすくなってしまい、半導体装置の製造歩留りの低下の原因となってしまう。
【００６７】
これに対し、本実施形態による半導体装置の製造方法では、シリコン窒化膜よりなるマスクを形成する際に、ポリシリコン膜に対して高い選択比でシリコン窒化膜をエッチングするため、シリコン窒化膜より成るパターンの肩の部分が大きく削れてしまうのを防止することができる。従って、本実施形態によれば、トレンチを所望の形状に形成することができ、微細な半導体装置を高い製造歩留りで提供することが可能となる。
【００６８】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００６９】
例えば、ポリシリコン膜１６をエッチングする工程の後、シリコン窒化膜１４をエッチングする工程の前に、フォトレジスト膜２０を除去してもよい。この場合には、ポリシリコン膜１６をエッチングする際にエッチングガスとフォトレジストとが反応することにより生成された反応生成物を、フォトレジスト膜２０を除去する際に同時に除去することができるため、反応生成物が付着していない状態で、シリコン窒化膜１４をエッチングすることが可能となる。
【００７０】
また、上記実施形態では、ポリシリコン膜１８より成るマスクを用いてシリコン窒化膜１４をパターニングしたが、マスクの材料はポリシリコンに限定されるものではない。例えば、アモルファスシリコン膜等、あらゆるシリコン膜を、シリコン窒化膜１４をエッチングするためのマスクの材料として用いることができる。また、シリコン窒化膜１４をエッチングするためのマスクの材料は、シリコンに限定されるものではなく、あらゆる半導体を用いることが可能である。例えば、マスクの材料として、半導体基板１０の材料とほぼ同様のエッチング特性を有する半導体を用いることができる。半導体基板の材料とほぼ同様のエッチング特性を有する半導体材料を用いれば、シリコン窒化膜１４をマスクとして半導体基板１０にトレンチ２２を形成する際に、シリコン窒化膜１４上に存在している半導体より成るマスクを同時に除去することが可能である。
【００７１】
また、上記実施形態では、半導体基板としてシリコン基板を用いる場合を例に説明したが、本発明はシリコン基板を用いる場合に限定されるものではなく、あらゆる半導体基板を用いる場合に適用することが可能である。
【００７２】
（付記１） 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上にレジスト膜を形成する工程と、
前記レジスト膜に開口部を形成する工程と、
前記レジスト膜をマスクとして前記半導体膜をエッチングする工程と、
前記半導体膜をマスクとして前記第１の絶縁膜をエッチングする工程と、
前記第１の絶縁膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００７３】
（付記２） 付記１記載の半導体装置の製造方法において、
前記半導体基板に前記溝を形成する工程の後に、前記溝内に第２の絶縁膜より成る素子分離領域を埋め込む工程を更に有する
ことを特徴とする半導体装置の製造方法。
【００７４】
（付記３） 付記１又は２記載の半導体装置の製造方法において、
前記半導体基板に前記溝を形成する工程では、前記半導体基板に前記溝を形成するとともに、前記第１の絶縁膜上の前記半導体膜をエッチング除去する
ことを特徴とする半導体装置の製造方法。
【００７５】
（付記４） 付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記半導体膜をエッチングする工程及び前記第１の絶縁膜をエッチングする工程を、大気開放せずに行う
ことを特徴とする半導体装置の製造方法。
【００７６】
（付記５） 付記４記載の半導体装置の製造方法において、
前記半導体膜をエッチングする工程及び前記第１の絶縁膜をエッチングする工程を、同一のチャンバ内で行う
ことを特徴とする半導体装置の製造方法。
【００７７】
（付記６） 付記４記載の半導体装置の製造方法において、
前記半導体膜を形成する工程の後、前記レジスト膜を形成する工程の前に、反射防止膜を形成する工程を更に有し、
前記反射防止膜をエッチングする工程から前記第１の絶縁膜をエッチングする工程までを、大気開放せずに行う
ことを特徴とする半導体装置の製造方法。
【００７８】
（付記７） 付記６記載の半導体装置の製造方法において、
前記反射防止膜をエッチングする工程から前記第１の絶縁膜をエッチングする工程までを、同一のチャンバ内で行う
ことを特徴とする半導体装置の製造方法。
【００７９】
（付記８） 付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチングする工程の後、前記半導体基板に前記溝を形成する工程の前に、前記レジスト膜を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【００８０】
（付記９） 付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記半導体膜をエッチングする工程の後、前記第１の絶縁膜をエッチングする工程の前に、前記レジスト膜を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【００８１】
（付記１０） 付記２乃至９のいずれかに記載の半導体装置の製造方法において、
前記素子分離領域を埋め込む工程は、前記溝内及び前記第１の絶縁膜上に前記第２の絶縁膜を形成する工程と、前記第２の絶縁膜を前記第１の絶縁膜が露出するまで研磨する工程とを有する
ことを特徴とする半導体装置の製造方法。
【００８２】
（付記１１） 付記１乃至１０のいずれかに記載の半導体装置の製造方法において、
前記素子分離領域を形成する工程の後に、前記第１の絶縁膜をエッチング除去する工程と、前記半導体基板上にゲート絶縁膜を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【００８３】
（付記１２） 付記１乃至１１のいずれかに記載の半導体装置の製造方法において、
前記半導体膜は、ポリシリコン膜又はアモルファスシリコン膜である
ことを特徴とする半導体装置の製造方法。
【００８４】
（付記１３） 付記２乃至１２のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁膜は、シリコン窒化膜であり、
前記第２の絶縁膜は、シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【００８５】
【発明の効果】
以上の通り、本発明によれば、ポリシリコン膜より成るマスクを用いてシリコン窒化膜をパターニングするため、ポリシリコン膜に対して高い選択比でシリコン窒化膜をエッチングすることができる。このため、シリコン窒化膜より成る良好なパターンを形成することができる。このため、本発明によれば、シリコン窒化膜をマスクとして半導体基板に微細なトレンチを形成する場合であっても、トレンチを所望の形状に形成することができる。従って、本発明によれば、良好な素子分離領域を更に微細に形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図６】提案されている半導体装置の製造方法を示す工程断面図（その１）である。
【図７】提案されている半導体装置の製造方法を示す工程断面図（その２）である。
【符号の説明】
１０…半導体基板
１２…シリコン酸化膜
１４…シリコン窒化膜
１６…ポリシリコン膜
１８…反射防止膜
２０…フォトレジスト膜
２１…開口部
２２…トレンチ
２４…シリコン酸化膜
２６…シリコン酸化膜
２８…素子分離領域
３０…素子領域
３２…ウェル
３２ｎ…ｎ形ウェル
３２ｐ…ｐ形ウェル
３６…ゲート絶縁膜
３８…ポリシリコン膜
４０…ゲート電極
４２…ソース／ドレイン拡散層
４２ａ…不純物拡散領域
４２ｂ…不純物拡散領域
４４…シリコン酸化膜
４６…シリコン窒化膜
４８…サイドウォール
１１０…半導体基板
１１２…シリコン酸化膜
１１４…シリコン窒化膜
１１６…ポリシリコン膜
１１８…反射防止膜
１２０…フォトレジスト膜
１２１…開口部
１２２…トレンチ
１２６…シリコン酸化膜
１２８…素子分離領域
１３０…素子領域
Claims (7)
- 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上にレジスト膜を形成する工程と、
前記レジスト膜に開口部を形成する工程と、
前記レジスト膜をマスクとして前記半導体膜をエッチングする工程と、
前記半導体膜をマスクとして前記第１の絶縁膜をエッチングする工程と、
前記第１の絶縁膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に前記半導体膜の膜厚より大きな深さを有する溝を形成する工程とを有し、
前記半導体基板に前記溝を形成する工程では、前記半導体基板に前記溝を形成するとともに、前記第１の絶縁膜上の前記半導体膜をエッチング除去する
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上にレジスト膜を形成する工程と、
前記レジスト膜に開口部を形成する工程と、
前記レジスト膜をマスクとして前記半導体膜をエッチングする工程と、
前記半導体膜をマスクとして前記第１の絶縁膜をエッチングする工程と、
前記第１の絶縁膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程とを有し、
前記半導体基板に前記溝を形成する工程は、
前記第１の絶縁膜上の前記半導体膜をエッチング除去しつつ、前記半導体基板をエッチングする第１の工程と、
前記第１の絶縁膜上の前記半導体膜のエッチング除去が完了した後に、前記半導体基板をエッチングする第２の工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項１又は２記載の半導体装置の製造方法において、
前記半導体膜をエッチングする工程及び前記第１の絶縁膜をエッチングする工程を、大気開放せずに行う
ことを特徴とする半導体装置の製造方法。 - 請求項３記載の半導体装置の製造方法において、
前記半導体膜をエッチングする工程及び前記第１の絶縁膜をエッチングする工程を、同一のチャンバ内で行う
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチングする工程の後、前記半導体基板に前記溝を形成する工程の前に、前記レジスト膜を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項１又は２記載の半導体装置の製造方法において、
前記半導体膜をエッチングする工程の後、前記第１の絶縁膜をエッチングする工程の前に、前記レジスト膜を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記半導体膜は、ポリシリコン膜又はアモルファスシリコン膜である
ことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002315183A JP4182177B2 (ja) | 2002-10-30 | 2002-10-30 | 半導体装置の製造方法 |
| US10/694,984 US6979610B2 (en) | 2002-10-30 | 2003-10-29 | Semiconductor device fabrication method |
| TW092130064A TWI231563B (en) | 2002-10-30 | 2003-10-29 | Semiconductor device fabricating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002315183A JP4182177B2 (ja) | 2002-10-30 | 2002-10-30 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004152919A JP2004152919A (ja) | 2004-05-27 |
| JP2004152919A5 JP2004152919A5 (ja) | 2005-10-27 |
| JP4182177B2 true JP4182177B2 (ja) | 2008-11-19 |
Family
ID=32211644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002315183A Expired - Fee Related JP4182177B2 (ja) | 2002-10-30 | 2002-10-30 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6979610B2 (ja) |
| JP (1) | JP4182177B2 (ja) |
| TW (1) | TWI231563B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150403A (ja) * | 2003-11-14 | 2005-06-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7102205B2 (en) * | 2004-09-01 | 2006-09-05 | International Business Machines Corporation | Bipolar transistor with extrinsic stress layer |
| KR100607326B1 (ko) * | 2005-06-30 | 2006-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP4476196B2 (ja) | 2005-08-23 | 2010-06-09 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4972594B2 (ja) * | 2008-03-26 | 2012-07-11 | 東京エレクトロン株式会社 | エッチング方法及び半導体デバイスの製造方法 |
| US7833853B2 (en) * | 2008-09-12 | 2010-11-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of defining gate structure height for semiconductor devices |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3742243B2 (ja) | 1999-03-16 | 2006-02-01 | 株式会社東芝 | ドライエッチング方法および半導体装置の製造方法 |
| JP3439388B2 (ja) | 1999-07-27 | 2003-08-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100327341B1 (ko) | 1999-10-27 | 2002-03-06 | 윤종용 | 폴리실리콘 하드 마스크를 사용하는 반도체 소자의 제조방법 및 그 제조장치 |
| US6323104B1 (en) * | 2000-03-01 | 2001-11-27 | Micron Technology, Inc. | Method of forming an integrated circuitry isolation trench, method of forming integrated circuitry, and integrated circuitry |
| KR100381850B1 (ko) * | 2000-08-29 | 2003-04-26 | 삼성전자주식회사 | 트렌치 소자 분리형 반도체 장치 및 그 형성방법 |
| US6696365B2 (en) * | 2002-01-07 | 2004-02-24 | Applied Materials, Inc. | Process for in-situ etching a hardmask stack |
-
2002
- 2002-10-30 JP JP2002315183A patent/JP4182177B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-29 US US10/694,984 patent/US6979610B2/en not_active Expired - Lifetime
- 2003-10-29 TW TW092130064A patent/TWI231563B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004152919A (ja) | 2004-05-27 |
| TW200414415A (en) | 2004-08-01 |
| US20040092082A1 (en) | 2004-05-13 |
| US6979610B2 (en) | 2005-12-27 |
| TWI231563B (en) | 2005-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20110300698A1 (en) | Methods for forming a gate and a shallow trench isolation region and for planarizing an etched surface of silicon substrate | |
| US7910482B2 (en) | Method of forming a finFET and structure | |
| US6100160A (en) | Oxide etch barrier formed by nitridation | |
| JP2007281280A (ja) | 半導体装置およびその製造方法 | |
| US5371035A (en) | Method for forming electrical isolation in an integrated circuit device | |
| JP2010171144A (ja) | 半導体装置 | |
| WO2018064984A1 (zh) | 去除晶片上的二氧化硅的方法及集成电路制造工艺 | |
| TW200537617A (en) | Method for fabricating semiconductor device having trench isolation | |
| US20160099313A1 (en) | Semiconductor structure for a transistor and method for fabricating the same | |
| US6727150B2 (en) | Methods of forming trench isolation within a semiconductor substrate including, Tshaped trench with spacers | |
| JP4182177B2 (ja) | 半導体装置の製造方法 | |
| JP2008010724A (ja) | 半導体装置及びその製造方法 | |
| US5643824A (en) | Method of forming nitride sidewalls having spacer feet in a locos process | |
| JP2006520540A (ja) | 歪みシリコンプロセス用にシャロウトレンチ分離を形成するプロセス | |
| US8569143B2 (en) | Methods of fabricating a semiconductor IC having a hardened shallow trench isolation (STI) | |
| TW533473B (en) | Manufacturing method of shallow trench isolation | |
| JP2007149812A (ja) | 半導体装置の製造方法 | |
| KR100559683B1 (ko) | 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법 | |
| JP2005136097A (ja) | 半導体装置の製造方法 | |
| US7029979B2 (en) | Methods for manufacturing semiconductor devices | |
| TWI267914B (en) | Method of manufacturing semiconductor device | |
| KR100559553B1 (ko) | 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법 | |
| JP2009177063A (ja) | 半導体装置の製造方法および半導体装置 | |
| TW459338B (en) | Forming method of shallow trench isolation region | |
| JP2005057147A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050907 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070927 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071009 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080402 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080729 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080730 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4182177 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130912 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |