JP3742243B2 - ドライエッチング方法および半導体装置の製造方法 - Google Patents
ドライエッチング方法および半導体装置の製造方法 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、ドライエッチング方法および半導体装置の製造方法に係り、特にシリコンとシリコンとの結合を主鎖に有する有機シリコン化合物を含有する有機シリコン(ポリシラン)膜を用いたドライエッチング方法および半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体装置の製造工程において、例えばトレンチキャパシタを形成するためにシリコン基板に深いトレンチを加工形成する際、シリコン基板上の層間絶縁膜をエッチング加工(開口)して層間絶縁膜マスクを形成する。この際、微細加工に伴い、層間絶縁膜上に薄膜のレジストパターンを用いて高アスペクトのエッチングを行うことが要求される。
【0003】
また、層間絶縁膜マスクを形成する際、フッ素系のガスを用いて層間絶縁膜のエッチングを行うが、高アスペクトのエッチングを行うため、長時間にわたって高パワ−でのエッチングが必要とされる。その結果、層間絶縁膜のエッチング加工中に、温度が上昇し、エッチング生成物としてレジスト上部に付着しているフッ化物層が熱により動く。これにより、層間絶縁膜のエッチング加工時に開口部の周面に凹凸の形状(スキャロップという)が発生する。
【0004】
しかし、上記スキャロップは、シリコン基板に深いトレンチを加工形成する際にトレンチの周面に転写されるので、この後、トレンチの周面に薄いキャパシタ絶縁膜を形成し、導電体(キャパシタ電極)を埋め込んだ時、キャパシタ絶縁膜にリークが発生する原因となってしまう。
【0005】
今後の微細加工に伴い、層間絶縁膜マスクの形成に際して高アスペクトのエッチングが一層要求され、層間絶縁膜マスクを形成する際のレジストマスクもさらに薄膜化されるので、層間絶縁膜マスクの加工が非常に困難になる。
【0006】
また、上記したような深いトレンチ加工を行うための層間絶縁膜マスクの形成に限らず、微細加工のためのレジストの薄膜化に伴い、マスク加工、コンタクトホ−ルの高アスペクトエッチング、溝配線加工およびその他の加工パターンに際して層間絶縁膜の加工は非常に困難になる。
【0007】
特に、レジストに対するエッチング選択比が低いシリコン窒化膜、有機シリコン酸化膜、無機シリコン酸化膜などのように低誘電率の層間絶縁膜の加工を行う際、エッチングガスとしてO2 を過剰に必要とする。この結果、対レジスト選択比が十分にとれなくなり、かつ、微細加工に伴ってレジストが薄膜化するので、低誘電率の層間絶縁膜の加工が非常に困難になる。
【0008】
一方、半導体基板上の被加工膜に対してドライエッチングを行うためのレジストパターンを形成する際、レジストに対するエッチング選択比が高い反射防止膜として、シリコンとシリコンとの結合を主鎖に有する有機シリコン化合物を含有する有機シリコン(ポリシラン)膜をレジストの下層に成膜しておくことが要求されている。
【0009】
なお、前記レジストパターンをマスクとしてポリシランのRIE(反応性イオンエッチング)により加工(パターニング)する時、RIEによる反応生成物の影響を受け、ポリシランの加工形状の断面がテーパ状になり、かつ、マイクロローディング効果の影響が大きくなるおそれがある。この場合には、前記レジストパターンとポリシランのパターンをマスクとして下層の被加工膜(例えば層間絶縁膜)をエッチング加工すると、層間絶縁膜の加工形状の制御、エッチング深さの寸法のばらつきの制御が困難になる。
【0010】
【発明が解決しようとする課題】
上記したように微細加工のためのレジストの薄膜化に伴い、従来のレジストパターンを用いて層間絶縁膜をエッチング加工する方法は、トレンチ加工を行うためのマスクを形成したり、高アスペクト比の接続用ホ−ルや配線埋め込み用溝およびその他のパターンを形成するための層間絶縁膜の加工が非常に困難になるという問題があった。
【0011】
また、従来のレジストパターンを用いてレジスト選択比(レジストに対するエッチング選択比対)が低いシリコン窒化膜、有機シリコン酸化膜、無機シリコン酸化膜などのように低誘電率の層間絶縁膜のエッチング加工を行う際、エッチングガスとしてO2 を過剰に必要とする結果、対レジスト選択比が十分にとれなくなり、かつ、微細加工に伴ってレジストが薄膜化するので、低誘電率の層間絶縁膜の加工が非常に困難になるという問題があった。
【0012】
本発明は上記の問題点を解決すべくなされたもので、反射防止膜として少なくとも二種類のポリシランを少なくとも二層に分けて成膜することにより、有機シリコン膜上に形成したレジストパターンをマスクとしてポリシラン膜に対してドライエッチングを行う際、ポリシラン膜の加工形状の断面が垂直状に得られるようになり、エッチング時の反応生成物によって生じるマイクロローディング効果の影響を制御でき、下層の被加工膜をエッチング加工する際に層間絶縁膜の加工形状の制御、エッチング深さの寸法のばらつきの制御性を向上させることが可能になるドライエッチング方法を提供することを目的とする。
【0014】
さらに、本発明の他の目的は、ドライエッチングに用いたポリシランを除去する際、CMPにより研磨することにより容易に除去することが可能になるドライエッチング方法を提供することにある。
【0015】
【課題を解決するための手段】
本発明の第1のドライエッチング方法は、半導体基板上の被加工膜上に、レジストパターン形成のための反射防止膜として、シリコンとシリコンとの結合を主鎖に有する有機シリコン化合物を含有する少なくとも二種類の有機シリコン膜を少なくとも二層に分けて成膜する工程と、前記有機シリコン膜上にレジストパターンを形成し、このレジストパターンをマスクとして前記有機シリコン膜に対してドライエッチングを行う第1のエッチング工程とを具備し、前記少なくとも二種類の有機シリコン膜は、互いに組成が異なり、シリコン含有量が大きいものほど下層側に成膜されることを特徴とする。また、前記第1のエッチング工程において有機シリコン膜を加工する際、前記被加工膜に対して所定のエッチング選択性を有することが望ましい。
【0017】
本発明の第3のドライエッチング方法は、前記第1または第2のドライエッチング方法において、前記第2のエッチング工程により加工された被処理膜をマスクとして、その下層のシリコン層あるいはメタル膜に対してドライエッチングを行う際、同時に前記有機シリコン膜を除去することを特徴とする。
【0026】
本発明の第1の半導体装置の製造方法は、半導体基板上に形成された層間絶縁膜上に、レジストパターン形成のための反射防止膜として、シリコンとシリコンとの結合を主鎖に有する有機シリコン化合物を含有する互いに組成が異なる少なくとも二種類の有機シリコン膜を少なくとも二層に分けて成膜し、シリコン含有量が大きいものほど下層側に成膜する工程と、前記有機シリコン膜上にレジストパターンを形成し、このレジストパターンをマスクとして前記有機シリコン膜に対してドライエッチングを行う第1のエッチング工程と、前記第1のエッチング工程により加工された有機シリコン膜をマスクとして、その下層の層間絶縁膜に対してドライエッチングを行い、接続用ホ−ルおよび配線埋め込み用溝の少なくとも一方を形成する第2のエッチング工程とを具備することを特徴とする。
【0030】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0031】
<第1の実施の形態>
第1の実施の形態では、層間絶縁膜上に、シリコンとシリコンとの結合を主鎖に有する有機シリコン化合物を含有する有機シリコン(ポリシラン)膜からなる反射防止膜と化学増幅型レジストのパターンを形成し、これをマスクとして層間絶縁膜のエッチング加工を行い、コンタクトホールを形成する。
【0032】
図1(a)、(b)は、実施の形態1に係るドライエッチング方法の工程を示している。
【0033】
図2は、第1の実施の形態で使用したマグネトロンRIE装置を示す。
【0034】
図2において、真空チャンバー1の内部に設けられている載置台3上に半導体ウェハ2が載置される。この載置台3は、温度調節機構を有しており、ウェハ2の温度を制御可能である。
【0035】
真空チャンバー1内には、上記載置台3に対向して上方に電極4が設けられており、載置台3の下方の高周波電極7が設けられており、真空チャンバー1の天壁にはガス導入管5が接続されており、真空チャンバー1の側壁下部には排気口6が設けられている。
【0036】
前記ガス導入管5から真空チャンバー1内にガスが導入され、前記排気口6の弁により真空チャンバー1内の圧力が調整され、この圧力が安定になった後、高周波電極7から高周波を印加することにより、真空チャンバー1内にプラズマが発生する。
【0037】
また、真空チャンバー1の外周部には、真空チャンバー1内に高密度な磁界を作り、プラズマ中のイオンに異方性を持たせるために磁石8が設けられており、上記プラズマによりウェハ2の被処理物がエッチングされる。
【0038】
なお、第1の実施の形態では、上記マグネトロンRIE装置に限らず、ECR、ヘリコン、誘導結合型プラズマ等の他のドライエッチング装置を使用可能である。
【0039】
次に、図1(a)、(b)を参照しながら、図2のエッチング装置を用いてポリシラン膜のパターニングを行う方法について説明する。
【0040】
図1(a)に示すように、Si基板10上に形成された層間絶縁膜11上に、この際、反射防止膜12として、まず、Si含有量の多い(50〜70%程度)ポリシラン膜121を塗布し、その上層側に通常のSi含有量(20〜25%程度)のポリシラン膜122を塗布する。この際、ポリシラン膜121、122の膜厚として例えば300nm程度に厚く形成しておく。この後、ポリシラン膜122上に化学増幅型レジスト13のパターンを形成する。
【0041】
次に、図1(b)に示すように、レジスト13のパターンをマスクにしてポリシラン膜122、121のエッチング加工(パターニング)を行う。この時、エッチングガスとして流量75sccmのCl/流量10sccmのO2 の混合ガスを用い、圧力75mTorr(100Pa)、電力300Wの条件で行う。
【0042】
次に、上記したように厚く形成されたポリシラン膜122、121のパターンをマスクにして層間絶縁膜11のエッチング加工を行い、コンタクトホールを形成する。この時、上層側の通常のポリシラン膜122は、開口が高アスペクトになるにしたがってエッチングレートが減少するので、エッチングストップを起こそうとするが、前記したように下層側に存在するSi含有量の多いポリシラン膜(エッチング速度が速いポリシラン膜)121でSiCl系の反応が容易になる。これにより、開口の側壁に反応生成物が堆積しなくなり、ポリシラン膜122、121を垂直に加工することができる。
【0043】
この結果、開口が高アスペクトになっても、ポリシラン膜122、121のエッチングストップを抑制し、ポリシラン膜を制御良く加工することができ、加工形状の改善、マスク性の向上を図ることが可能になる。
【0044】
なお、上記第1の実施の形態では、ポリシラン膜を二層に塗布して加工を行ったが、開口の深さ、加工パターン、加工サイズなど応じて、有機シリコン化合物の含有量などの組成が異なる少なくとも二種類のポリシラン膜を多層に塗布する(Si含有量の多いポリシラン膜ほど下層側に塗布する)ようにしてもよい。この場合、ポリシラン膜の膜厚を厚くすることにより、制御良く加工することが可能になり、対マスク性が向上する。
【0045】
<第2の実施の形態>
第2の実施の形態では、ポリシリコン膜とポリシラン膜のパターンを用いて、層間絶縁膜のエッチング加工を行い、高アスペクトのコンタクトホ−ルを形成する。
【0046】
図3(a)乃至(c)は、第2の実施の形態に係るドライエッチング方法の工程を示している。
【0047】
まず、図3(a)に示すように、半導体基板30上でエッチングストッパ膜31上に形成された層間絶縁膜32上に、ポリシリコン膜33を成膜し、さらに反射防止膜としてポリシラン膜34を塗布し、その上に化学増幅型レジスト35のパターンを形成する。
【0048】
次に、図3(b)に示すように、レジスト35のパターンをマスクにしてポリシラン膜34とポリシリコン膜33のエッチング加工(パターニング)を行う。この時、エッチングガスとして流量75sccmのCl/流量10sccmのO2 の混合ガスを用い、圧力75mTorr、電力300Wの条件で行う。
【0049】
次に、図3(c)に示すように、レジスト/ポリシラン膜/ポリシリコン膜のパターンをマスクとして、層間絶縁膜32のエッチング加工(コンタクトホ−ル36の開口)を行う。この時、エッチングガスとして流量50sccmのCHF3 /流量200sccmのCO/流量10sccmのO2 の混合ガスを用い、圧力740mTorr、電力1400Wの条件で行う。
【0050】
これにより、レジスト35とポリシラン膜34が除去されても、ポリシリコン膜33のパターンをハ−ドマスクとして層間絶縁膜(例えばシリコン酸化膜、シリコン窒化膜)32のシリコンに対して10〜15程度の高い選択比で高アスペクトのエッチングを行うことができる。
【0051】
即ち、上記第2の実施の形態では、ポリシラン膜34の加工時に層間絶縁膜32に対するハ−ドマスク(ポリシリコン膜33)を一括加工することができ、層間絶縁膜32の高アスペクトエッチングを容易に行うことが可能になる。
【0052】
したがって、微細化のためのレジストの薄膜化に伴う層間絶縁膜32のエッチング加工に非常に有効である。特に、層間絶縁膜32が、有機シリコン酸化膜、無機シリコン酸化膜のように、エッチングガスとしてO2 を過剰に必要とする場合、または、シリコン窒化膜のように、レジストに対するエッチング選択比が低い場合に、非常に有効である。
【0053】
なお、前記ハ−ドマスクとしては、ポリシリコン膜33に限らず、W、WSi、Nb、TiO、TiN、Ti、Cのうちのいずれかを用いることができる。
【0054】
<第3の実施の形態>
第3の実施の形態では、ポリシリコン膜とポリシラン膜のパターンを用いて層間絶縁膜のエッチング加工を行い、さらに層間絶縁膜のパターンを用いてシリコン基板のエッチング加工を行い、トレンチキャパシタ用の深いトレンチを形成する。
【0055】
なお、シリコン基板に深いトレンチを形成するために層間絶縁膜のマスク加工を行う際、微細加工に伴って層間絶縁膜上のレジストは薄膜化の傾向にあるが、層間絶縁膜の加工膜圧は一定であることが多い。
【0056】
図4(a)乃至(d)は、第3の実施の形態に係る半導体装置の製造方法の工程を示している。
【0057】
まず、図4(a)に示すように、Si基板40上に熱酸化膜(SiO2膜)41、Si3N4膜42、SiO2膜43を順に形成し、その上にポリシリコン44を成膜し、その上に反射防止膜としてポリシラン膜45を塗布し、その上に化学増幅型レジスト46のパターンを形成する。
【0058】
次に、図4(b)に示すように、レジスト46のパターンをマスクにしてポリシラン膜45とポリシリコン膜44のエッチング加工(パターニング)を行う。この時、エッチングガスとして流量75sccmのCl/流量10sccmのO2 の混合ガスを用い、圧力75mTorr、電力300Wの条件で行う。
【0059】
次に、図4(c)に示すように、レジスト/ポリシラン膜/ポリシリコン膜のパターンをマスクとして、SiO2膜43/Si3N4膜42/SiO2膜41のエッチング加工(ホール47の開口)を行う。
【0060】
この時、エッチングガスとして流量50sccmのCHF3 /流量200sccmのCO/流量10sccmのO2 の混合ガスを用い、圧力40mTorr、電力1400Wの条件で行う。
【0061】
これにより、レジスト46とポリシラン膜45が除去されても、ポリシリコン膜44のパターンをマスクにしてSiO2膜43/Si3N4膜42/SiO2膜41のエッチング加工を行うことができる。この場合、ポリシリコン膜44はSiに対して10〜15程度の高い選択比を有するので、SiO2膜43/Si3N4膜42/SiO2膜41に対して高アスペクトのエッチング加工を容易に行うことができる。
【0062】
次に、図4(d)に示すように、SiO2膜43/Si3N4膜42/SiO2膜41のパターンをマスクとして、Si基板40のエッチング加工を行い、トレンチキャパシタ用の深いトレンチ48を形成する。この場合、前記図4(c)の工程でポリシリコン膜44とポリシラン膜45が残っていても、上記Siエッチングの工程で同時にエッチングを行って取り除くことができる。
【0063】
このようにしてSi基板40に深いトレンチ48を形成する技術は、微細加工においても充分対応することができる。
【0064】
なお、上記第3の実施の形態において、前記SiO2酸化膜に代えて、PSG膜、BSG膜、BPSG膜、FSG膜、塗布により成膜された有機シリコン酸化膜、無機シリコン酸化膜のいずれかを用いてもよい。また、前記ポリシリコン膜を成膜する方法としては、CVD法、PVD法、塗布方法のいずれを用いてもよい。
【0065】
また、前記第2実施の形態および第3の実施の形態において、ポリシリコン膜上にポリシラン膜を形成する際、前記第1の実施の形態の変形例に示したように、ポリシラン膜を二層あるいは多層に塗布して成膜し、ポリシラン膜の膜厚を厚く加工するようにしても、層間絶縁膜の加工が容易になる。
【0066】
<第4の実施の形態>
第4の実施の形態では、半導体基板上に形成された層間絶縁膜に、ポリシリコン膜と、ポリシラン膜からなる反射防止膜と化学増幅型レジストのパターンを形成し、これをマスクとして層間絶縁膜をエッチング加工して埋め込み配線用の溝を形成する。
【0067】
なお、微細加工に伴い、配線間の誘電率を下げる層間絶縁膜として、有機シリコン酸化膜あるいは無機シリコン酸化膜のような層間絶縁膜を使用する。このような層間絶縁膜に対するエッチング加工は、エッチングガスとしてO2 を過剰に必要し、層間絶縁膜上のレジストとの選択比がとれない。
【0068】
図5(a)乃至(d)は、第4の実施の形態に係る半導体装置の製造方法の工程を示している。
【0069】
まず、図5(a)に示すように、半導体基板50上の層間絶縁膜として有機シリコン酸化膜(あるいは無機シリコン酸化膜)51を形成し、その上にポリシリコン52を成膜し、その上に反射防止膜としてポリシラン膜53を塗布し、その上に化学増幅型レジスト54のパターンを形成する。
【0070】
次に、図5(b)に示すように、レジスト54のパターンをマスクにしてポリシラン膜53とポリシリコン膜52のエッチング加工(パターニング)を行う。この時、エッチングガスとして流量75sccmのCl/流量10sccmのO2 の混合ガスを用い、圧力75mTorr、電力300Wの条件で行う。
【0071】
次に、図5(c)に示すように、レジスト/ポリシラン膜/ポリシリコン膜のパターンをマスクとして、有機シリコン酸化膜(あるいは無機シリコン酸化膜)51のエッチング加工(配線溝55の形成)を行う。この後、図5(d)に示すように、ポリシリコン膜52を除去する。
【0072】
上記した配線溝55の形成時、エッチングガスとして流量10sccmのC4 F8 /流量50sccmのCO/流量10sccmのO2 /流量200sccmのArの混合ガスを用い、圧力80mTorr、電力1400Wの条件で行う。
【0073】
これにより、レジスト54とポリシラン膜53が除去されても、ポリシリコン膜52のパターンをマスクにして有機シリコン酸化膜(あるいは無機シリコン酸化膜)51のエッチング加工を行うことができる。
【0074】
この場合、ポリシリコン膜52は有機シリコン酸化膜51に対して20程度の高い選択比を有するので、有機シリコン酸化膜51に対して配線溝55のエッチング加工を容易に行うことができる。しかも、配線溝55のエッチング加工を1ステップで行うことができるので、配線溝55の深さの制御が可能である。
【0075】
なお、上記第4の実施の形態においては、層間絶縁膜として有機シリコン酸化膜あるいは無機シリコン酸化膜を使用しているが、PSG膜、BSG膜、BPSG膜、FSG膜、シリコン酸化膜のいずれかを用いてもよい。また、前記ポリシリコン膜52を成膜する方法としては、CVD法、PVD法、塗布方法のいずれを用いてもよい。
【0076】
また、ポリシリコン膜52上にポリシラン膜53を形成する際、前記第1の実施の形態の変形例に示したように、ポリシラン膜を二層あるいは多層に塗布して成膜し、ポリシラン膜の膜厚を厚く加工するようにしても、層間絶縁膜の加工が容易になる。
【0077】
なお、前記第2の実施の形態、第4の実施の形態では、絶縁膜のホ−ルあるいは配線溝の加工に際してポリシラン膜のパターンを用いる場合について述べているが、例えばデュアルダマシンプロセスのように溝およびホ−ルを一括加工する場合にも、前記実施の形態に準じて本発明を適用することが可能である。
【0078】
<第5の実施の形態>
第5の実施の形態では、半導体基板上の酸化膜上に順に形成されたゲート電極材およびゲートマスク材上に、ポリシリコン膜と、ポリシラン膜からなる反射防止膜と化学増幅型レジストのパターンを形成し、これをマスクとしてゲートマスク材をエッチング加工し、このゲートマスクを用いてゲート電極材をエッチング加工してMOSトランジスタのゲート電極を形成する。
【0079】
図6(a)乃至(d)は、第5の実施の形態に係る半導体装置の製造方法の工程を示している。
【0080】
まず、図6(a)に示すように、Si基板60上に熱酸化膜(SiO2膜)61を形成し、その上にゲート電極材としてポリシリコン層62及びタングステンシリサイド(WSi)膜63を成膜する。この後、シリコン窒化(Si3N4)膜64からなるゲートマスク材を堆積するが、微細加工およびレジストの薄膜化に伴い、対レジスト選択比の低いSi3N4膜64はエッチング加工が非常に困難である。そして、上記Si3N4膜64上にポリシリコン65を成膜し、その上に反射防止膜としてポリシラン膜66を塗布し、その上に化学増幅型レジスト67のパターンを形成する。
【0081】
次に、図6(b)に示すように、レジスト67のパターンをマスクにしてポリシラン膜66とポリシリコン膜65のエッチング加工(パターニング)を行う。
【0082】
次に、図6(c)に示すように、レジスト/ポリシラン膜/ポリシリコン膜のパターンをマスクとして、Si3N4膜64のエッチング加工(ゲートマスクの形成)を行う。
【0083】
次に、図6(d)に示すように、Si3N4膜64のパターンをマスクとして、WSi膜63とポリシリコン層62のエッチング加工(ゲート電極の形成)を行う。この場合、前記図6(c)の工程でSi3N4膜64上にポリシリコン膜65が残っていても、上記WSi膜63とポリシリコン層62のエッチングの工程で同時にエッチングを行って取り除くことができる。この時、ポリシラン膜を二層あるいはそれ以上の多層に塗布して成膜し、ポリシラン膜の膜厚を厚く加工しても有効である。
【0084】
したがって、上記第5の実施の形態は、Si3N4膜64からなるゲ−トマスクを厚く加工するプロセス、例えばナンドゲ−トの製造プロセスに適用して非常に有効である。
【0085】
<第6の実施の形態>
第6の実施の形態では、Si基板上に形成された多層絶縁膜上に、ポリシリコン膜と、ポリシラン膜からなる反射防止膜と化学増幅型レジストのパターンを形成し、これをマスクとして多層絶縁膜をエッチング加工し、この多層絶縁膜をマスクとしてSi基板をエッチング加工して素子分離領域形成用の溝を形成する。
【0086】
図7(a)乃至(d)は、第6の実施の形態に係る半導体装置の製造方法の工程を示している。
【0087】
まず、図7(a)に示すように、Si基板70上に熱酸化膜(SiO2膜)71、Si3N4膜72、酸化膜(TEOS膜)73を順に形成し、その上にポリシリコン74を成膜し、その上に反射防止膜としてポリシラン膜75を塗布し、その上に化学増幅型レジスト76のパターンを形成する。
【0088】
次に、図7(b)に示すように、レジスト76のパターンをマスクにしてポリシラン膜75とポリシリコン膜74のエッチング加工(パターニング)を行う。
【0089】
次に、図7(c)に示すように、レジスト/ポリシラン膜/ポリシリコン膜のパターンをマスクとして、TEOS膜73/Si3N4膜72/SiO2膜71のエッチング加工し、素子分離溝形成用のマスクを形成する。
【0090】
次に、図7(d)に示すように、上記素子分離溝形成用のマスク(TEOS膜73/Si3N4膜72/SiO2膜71のパターン)を用いてSi基板70のエッチング加工を行い、素子分離領域形成用の溝77を形成する。この場合、前記図7(c)の工程でポリシリコン膜74とポリシラン膜75が残っていても、上記Siエッチングの工程で同時にエッチングを行って取り除くことができる。
【0091】
なお、上記第6の実施の形態において、前記ポリシリコン膜74を成膜する方法としては、CVD法、PVD法、塗布方法のいずれを用いてもよい。また、ポリシリコン膜74上にポリシラン膜75を形成する際、前記第1の実施の形態の変形例に示したように、ポリシラン膜を二層あるいは多層に塗布して成膜し、ポリシラン膜の膜厚を厚く加工するようにしても、層間絶縁膜の加工が容易になる。
【0092】
なお、前記第1ないし第6の各実施の形態では、絶縁膜のホ−ルあるいは配線溝あるいはゲートマスクあるいは素子分離溝形成用のマスクの加工に際してポリシラン膜のパターンを用いる場合について述べているが、その他の目的で層間絶縁膜の加工パターンを形成する際にも本発明の方法を用いることにより層間絶縁膜を容易に加工することができる。
【0093】
<第7の実施の形態、第8の実施の形態>
第7の実施の形態および第8の実施の形態では、Si基板上の層間絶縁膜上に形成されたポリシラン膜とその上に形成されたレジストを剥離する2つの方法あるいはバッファ層として活用する方法について説明する。
【0094】
なお、ポリシランをアッシャーにより剥離する際、ポリシラン中のSiが酸素と反応してSiO2 膜を形成するので、剥離残りが若干生じてしまう傾向がある。また、ポリシランを例えば希フッ酸を用いたウェットエッチングにより剥離することは困難である。
【0095】
<第7の実施の形態>
図8(a)、(b)に示す工程では、Si基板上の層間絶縁膜81上に形成されたポリシラン膜82とその上に形成されたレジスト83のパターンを用いて層間絶縁膜81をエッチング加工した後、CMP(化学的機械研磨)を行う。この時、レジスト83は水により圧力をかけて取り除くことができる。
【0096】
また、ポリシラン膜82の下地である層間絶縁膜81がシリコン酸化膜であるかシリコン窒化膜かに応じて使用するスラリーを変更することにより、ポリシラン膜の対層間絶縁膜選択比を約100程度確保することができ、ポリシラン膜82が残らないように制御性よく除去することができる。
【0097】
<第8の実施の形態>
図9(a)乃至(d)に示す工程では、Si基板上の多層絶縁膜91上に形成されたポリシラン膜92とその上に形成されたレジスト93のパターンを用いて層間絶縁膜91をエッチング加工(例えば配線溝94を形成)した後、まず、レジスト93のみを水圧を加える等の方法を用いて除去する。この後、層間絶縁膜91の配線溝94に埋め込むように配線材料95を堆積し、その配線材料95の上面をCMPにより平坦化する。この際、配線材料95と同時にポリシラン膜922を取り除く。これにより、少ない工程数で、ポリシラン膜92を制御性よく除去することができる。
【0098】
<第9の実施の形態>
第9の実施の形態では、Si基板上の層間絶縁膜上に形成されたポリシラン膜をバッファ層として活用する方法について説明する。
【0099】
図10(a)乃至(d)に示す工程では、Si基板上の多層絶縁膜101上に形成されたポリシラン膜102とその上に形成されたレジスト103のパターンを用いて層間絶縁膜101をエッチング加工(例えば配線溝104を形成)した後、前記層間絶縁膜101との選択性のない材料からなる他の層間絶縁膜105を埋め込むように堆積し、上面をCMPにより平坦化する。この際、ポリシラン膜102は、層間絶縁膜101に対する応力を緩和するバッファ層となり、制御性よく平坦化することができ、CMP特性が向上する。
【0100】
【発明の効果】
上述したように本発明のドライエッチング方法によれば、反射防止膜として少なくとも二種類の有機シリコン膜を少なくとも二層に分けて成膜することにより、有機シリコン膜上に形成したレジストパターンをマスクとして有機シリコン膜に対してドライエッチングを行う際、ポリシランの加工形状の断面が垂直状に得られるようになり、エッチング時の反応生成物によって生じるマイクロローディング効果の影響を制御でき、下層の被加工膜をエッチング加工する際に層間絶縁膜の加工形状の制御、エッチング深さの寸法のばらつきの制御性を向上させることができる。
【0101】
また、本発明のドライエッチング方法によれば、ドライエッチングに用いたポリシランを除去する際、CMPにより研磨することにより容易に除去することができる。また、場合によっては、CMPによる研磨時のバッファ層として使用することもできる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るドライエッチング方法の工程を示す断面図。
【図2】第1の実施の形態で使用したマグネトロンRIE装置を示す構成説明図。
【図3】本発明の第2の実施の形態に係るドライエッチング方法の工程を示す断面図。
【図4】本発明の第3の実施の形態に係る半導体装置の製造方法の工程を示す断面図。
【図5】本発明の第4の実施の形態に係る半導体装置の製造方法の工程を示す断面図。
【図6】本発明の第5の実施の形態に係る半導体装置の製造方法の工程を示す断面図。
【図7】本発明の第6の実施の形態に係る半導体装置の製造方法の工程を示す断面図。
【図8】本発明の第7の実施の形態においてSi基板上の層間絶縁膜上に形成されたポリシラン膜とレジストパターンを剥離する方法の工程を示す断面図。
【図9】本発明の第8の実施の形態においてSi基板上の層間絶縁膜上に形成されたポリシラン膜とレジストパターンを剥離する方法の工程を示す断面図。
【図10】本発明の第9の実施の形態においてSi基板上の層間絶縁膜上に形成されたポリシラン膜をバッファ層として活用する方法の工程を示す断面図。
【符号の説明】
10…Si基板、
11…層間絶縁膜、
12…反射防止膜、
13…化学増幅型レジスト。
Claims (9)
- 半導体基板上の被加工膜上に、レジストパターン形成のための反射防止膜として、シリコンとシリコンとの結合を主鎖に有する有機シリコン化合物を含有する少なくとも二種類の有機シリコン膜を少なくとも二層に分けて成膜する工程と、
前記有機シリコン膜上にレジストパターンを形成し、このレジストパターンをマスクとして前記有機シリコン膜に対してドライエッチングを行う第1のエッチング工程とを具備し、
前記少なくとも二種類の有機シリコン膜は、互いに組成が異なり、シリコン含有量が大きいものほど下層側に成膜されることを特徴とするドライエッチング方法。 - 前記第1のエッチング工程において有機シリコン膜を加工する際、前記被加工膜に対して所定のエッチング選択性を有することを特徴とする請求項1記載のドライエッチング方法。
- 前記第1のエッチング工程により加工された有機シリコン膜をマスクとして、その下層の被加工膜に対してドライエッチングを行う第2のエッチング工程をさらに具備することを特徴とする請求項1または2記載のドライエッチング方法。
- 前記第2のエッチング工程により加工された被処理膜をマスクとして、その下層のシリコン層あるいはメタル膜に対してドライエッチングを行う際、同時に前記有機シリコン膜を除去することを特徴とする請求項3記載のドライエッチング方法。
- 前記被加工膜は、有機シリコン酸化膜、無機シリコン酸化膜、あるいはシリコン窒化膜あるいはシリコン酸化膜を用いた層間絶縁膜であることを特徴とする請求項1乃至4のいずれか1項に記載のドライエッチング方法。
- 前記有機シリコン膜を剥離する際、化学的機械研磨法を用いることを特徴とする請求項1乃至3のいずれか1項に記載のドライエッチング方法。
- 前記第2のエッチング工程の後に、全面に他の膜を成膜して上面を化学的機械研磨法により平坦化する際に、前記有機シリコン膜を同時に剥離することを特徴とする請求項3記載のドライエッチング方法。
- 前記第2のエッチング工程の後に、全面に他の膜を成膜して上面を化学的機械研磨法により平坦化する際に、前記有機シリコン膜をバッファ層として利用し、残存させることを特徴とする請求項3記載のドライエッチング方法。
- 半導体基板上に形成された層間絶縁膜上に、レジストパターン形成のための反射防止膜として、シリコンとシリコンとの結合を主鎖に有する有機シリコン化合物を含有する互いに組成が異なる少なくとも二種類の有機シリコン膜を少なくとも二層に分けて成膜し、シリコン含有量が大きいものほど下層側に成膜する工程と、
前記有機シリコン膜上にレジストパターンを形成し、このレジストパターンをマスクとして前記有機シリコン膜に対してドライエッチングを行う第1のエッチング工程と、
前記第1のエッチング工程により加工された有機シリコン膜をマスクとして、その下層の層間絶縁膜に対してドライエッチングを行い、接続用ホ−ルおよび配線埋め込み用溝の少なくとも一方を形成する第2のエッチング工程
とを具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06993399A JP3742243B2 (ja) | 1999-03-16 | 1999-03-16 | ドライエッチング方法および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06993399A JP3742243B2 (ja) | 1999-03-16 | 1999-03-16 | ドライエッチング方法および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000269192A JP2000269192A (ja) | 2000-09-29 |
JP3742243B2 true JP3742243B2 (ja) | 2006-02-01 |
Family
ID=13416974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06993399A Expired - Fee Related JP3742243B2 (ja) | 1999-03-16 | 1999-03-16 | ドライエッチング方法および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3742243B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4182177B2 (ja) | 2002-10-30 | 2008-11-19 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
WO2004097923A1 (ja) | 2003-04-30 | 2004-11-11 | Fujitsu Limited | 半導体装置の製造方法 |
JP3946724B2 (ja) | 2004-01-29 | 2007-07-18 | シャープ株式会社 | 半導体装置の製造方法 |
JP5083252B2 (ja) * | 2009-03-13 | 2012-11-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP6255187B2 (ja) * | 2013-08-20 | 2017-12-27 | 東京エレクトロン株式会社 | シリコン酸化膜をエッチングする方法 |
JP6914111B2 (ja) * | 2017-06-13 | 2021-08-04 | 東京エレクトロン株式会社 | 基板処理方法、基板処理装置、基板処理システムおよび基板処理システムの制御装置 |
JP7402715B2 (ja) * | 2020-03-06 | 2023-12-21 | 東京エレクトロン株式会社 | ウエハを処理する方法 |
-
1999
- 1999-03-16 JP JP06993399A patent/JP3742243B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000269192A (ja) | 2000-09-29 |
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