JP5083252B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5083252B2 JP5083252B2 JP2009060816A JP2009060816A JP5083252B2 JP 5083252 B2 JP5083252 B2 JP 5083252B2 JP 2009060816 A JP2009060816 A JP 2009060816A JP 2009060816 A JP2009060816 A JP 2009060816A JP 5083252 B2 JP5083252 B2 JP 5083252B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- semiconductor
- surface side
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
前記裏面側の前記半導体膜を除去する工程の後、前記半導体基板を熱処理する工程の前に、前記表面側の前記半導体膜に前記第2の絶縁膜に達する開口部を形成する工程と、前記半導体膜をマスクとして前記第2の絶縁膜をエッチングする工程と、前記第2の絶縁膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、前記溝内に第3の絶縁膜を埋め込むことにより素子分離領域を形成する工程と、前記第2の絶縁膜をエッチング除去する工程とを更に有することを特徴とする半導体装置の製造方法により達成される。
近時、STI(Shallow Trench Isolation)法により素子分離領域を形成する際に、ポリシリコンより成るマスクを用いてシリコン窒化膜をパターニングし、パターニングされたシリコン窒化膜をマスクとして、シリコン基板をエッチングすることによりシリコン基板にトレンチ、即ち溝を形成する技術が提案されている。しかし、ポリシリコン膜はシリコン基板の表面側、即ち上面側のみならず、裏面側、即ち下面側にも形成されるため、このようなシリコン基板に対して水素アニールを単に行うと、シリコン基板の裏面側のポリシリコン膜からシリコンが昇華してしまい、温度センサ等に付着してしまうこととなる。シリコンが温度センサ等に付着すると、上述したように、センサの計測精度が低下するため、プロセスの制御性の低下を招いてしまう。プロセスの制御性を確保するためには、上述したように、半導体製造装置を頻繁にメンテナンスしなければならず、製造効率の低下を招いてしまう。
本発明の第2実施形態による半導体装置の製造方法を図8及び図9を用いて説明する。図8及び図9は、本実施形態による半導体装置の製造方法を示す工程断面図である。図1乃至図7に示す第1実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本発明の第3実施形態による半導体製造工程の管理方法を図10及び図11を用いて説明する。図10及び図11は、本実施形態による半導体製造工程の管理方法を示す工程断面図である。図1乃至図9に示す第1又は第2実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本発明は上記実施形態に限らず種々の変形が可能である。
前記ゲート絶縁膜を形成する工程の前に、前記半導体基板の表面側及び裏面側を覆うように絶縁膜を形成する工程と、前記半導体基板の前記表面側の前記絶縁膜をエッチング除去する工程と、前記半導体基板の前記裏面側に前記絶縁膜が存在している状態で、前記半導体基板を熱処理する工程とを有する
ことを特徴とする半導体装置の製造方法。
前記半導体基板を熱処理する工程では、水素を含む雰囲気中で前記半導体基板を熱処理する
ことを特徴とする半導体装置の製造方法。
前記ゲート絶縁膜を形成する工程の前に、前記検査用の半導体基板の表面側及び裏面側を覆うように絶縁膜を形成する工程と、前記検査用の半導体基板の前記表面側の前記絶縁膜をエッチング除去する工程と、前記検査用の半導体基板の前記裏面側に前記絶縁膜が存在している状態で、前記検査用の半導体基板を熱処理する工程とを有する
ことを特徴とする半導体製造工程の管理方法。
前記ゲート絶縁膜を形成する工程の前に、前記検査用の半導体基板の裏面側に絶縁膜を形成する工程と、前記検査用の半導体基板の前記裏面側に前記絶縁膜が存在している状態で、前記検査用の半導体基板を熱処理する工程とを有する
ことを特徴とする半導体製造工程の管理方法。
前記検査用の半導体基板を熱処理する工程では、水素を含む雰囲気中で前記検査用の半導体基板を熱処理する
ことを特徴とする半導体製造工程の管理方法。
前記表面側及び前記裏面側の前記第2の絶縁膜を覆うように半導体膜を形成する工程と、
前記裏面側の前記半導体膜をエッチング除去する工程と、
前記半導体基板の前記裏面側に前記第1の絶縁膜が存在している状態で、前記半導体基板を熱処理する工程と
を有することを特徴とする半導体装置の製造方法。
前記半導体基板の前記表面側の前記第1の絶縁膜をエッチング除去する工程と、
前記半導体基板の前記表面側及び前記裏面側を覆うように第2の絶縁膜を形成する工程と、
前記表面側及び前記裏面側の前記第2の絶縁膜を覆うように半導体膜を形成する工程と、
前記裏面側の前記半導体膜をエッチング除去する工程と、
前記半導体基板の前記裏面側に前記第1の絶縁膜が存在している状態で、前記半導体基板を熱処理する工程と
を有することを特徴とする半導体装置の製造方法。
前記裏面側の前記半導体膜をエッチング除去する工程の後、前記半導体基板を熱処理する工程の前に、前記半導体基板を洗浄液に浸漬する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記裏面側の前記半導体膜をエッチング除去する工程の後、前記半導体基板を洗浄液に浸漬する工程の前に、前記半導体基板の前記裏面側をスクラブ洗浄する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記スクラブ洗浄する工程では、アンモニアと過酸化水素と水とが混合されて成る第1の洗浄液とブラシとを用いて、前記半導体基板の前記裏面側をスクラブ洗浄する
ことを特徴とする半導体装置の製造方法。
前記半導体基板を洗浄液に浸漬する工程では、アンモニアと過酸化水素と水とが混合されて成る第2の洗浄液に前記半導体基板を浸漬する
ことを特徴とする半導体装置の製造方法。
前記裏面側の前記半導体膜を除去する工程の後、前記半導体基板を熱処理する工程の前に、前記表面側の前記半導体膜に前記第2の絶縁膜に達する開口部を形成する工程と、前記半導体膜をマスクとして前記第2の絶縁膜をエッチングする工程と、前記第2の絶縁膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、前記溝内に第3の絶縁膜を埋め込むことにより素子分離領域を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
前記半導体基板を熱処理する工程では、水素を含む雰囲気中で前記半導体基板を熱処理し、
前記半導体基板を熱処理する工程の後、前記半導体基板にゲート絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
10a…検査用のシリコン基板
12…シリコン酸化膜
14…シリコン酸化膜
16…シリコン窒化膜
18…ポリシリコン膜
19…パーティクル
20…フォトレジスト膜
22…開口部
24…トレンチ
26…シリコン酸化膜
28…素子分離領域
30…素子領域
32…n形ウェル
34…p形ウェル
36、36a…ゲート絶縁膜
Claims (7)
- 裏面側に第1の絶縁膜が形成された半導体基板の表面側及び前記裏面側を覆うように第2の絶縁膜を形成する工程と、
前記表面側及び前記裏面側の前記第2の絶縁膜を覆うように半導体膜を形成する工程と、
前記裏面側の前記半導体膜をエッチング除去する工程と、
前記半導体基板の前記裏面側に前記第1の絶縁膜が存在している状態で、前記半導体基板を熱処理する工程と、
前記熱処理する工程の後に、前記半導体基板上にゲート絶縁膜を形成する工程とを有し、
前記第1の絶縁膜は、シリコン酸化膜であり、
前記半導体基板を熱処理する工程では、水素を含む雰囲気中で前記半導体基板を熱処理し、
前記裏面側の前記半導体膜を除去する工程の後、前記半導体基板を熱処理する工程の前に、前記表面側の前記半導体膜に前記第2の絶縁膜に達する開口部を形成する工程と、前記半導体膜をマスクとして前記第2の絶縁膜をエッチングする工程と、前記第2の絶縁膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、前記溝内に第3の絶縁膜を埋め込むことにより素子分離領域を形成する工程と、前記第2の絶縁膜をエッチング除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第2の絶縁膜を形成する工程の前に、少なくとも前記表面側の前記半導体基板上に、第4の絶縁膜を形成する工程を更に有し、
前記第2の絶縁膜を形成する工程では、前記第1の絶縁膜上及び前記第4の絶縁膜上に前記第2の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 - 半導体基板の表面側及び裏面側を覆うように第1の絶縁膜を形成する工程と、
前記半導体基板の前記表面側の前記第1の絶縁膜をエッチング除去する工程と、
前記半導体基板の前記表面側及び前記裏面側を覆うように第2の絶縁膜を形成する工程と、
前記表面側及び前記裏面側の前記第2の絶縁膜を覆うように半導体膜を形成する工程と、
前記裏面側の前記半導体膜をエッチング除去する工程と、
前記半導体基板の前記裏面側に前記第1の絶縁膜が存在している状態で、前記半導体基板を熱処理する工程と、
前記熱処理する工程の後に、前記半導体基板上にゲート絶縁膜を形成する工程とを有し、
前記第1の絶縁膜は、シリコン酸化膜であり、
前記半導体基板を熱処理する工程では、水素を含む雰囲気中で前記半導体基板を熱処理し、
前記裏面側の前記半導体膜を除去する工程の後、前記半導体基板を熱処理する工程の前に、前記表面側の前記半導体膜に前記第2の絶縁膜に達する開口部を形成する工程と、前記半導体膜をマスクとして前記第2の絶縁膜をエッチングする工程と、前記第2の絶縁膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、前記溝内に第3の絶縁膜を埋め込むことにより素子分離領域を形成する工程と、前記第2の絶縁膜をエッチング除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記第1の絶縁膜をエッチングする工程の後、前記第2の絶縁膜を形成する工程の前に、少なくとも前記表面側の前記半導体基板上に、第4の絶縁膜を形成する工程を更に有し、
前記第2の絶縁膜を形成する工程では、前記第1の絶縁膜上及び前記第4の絶縁膜上に前記第2の絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至4のいずれか1項に記載の半導体装置の製造方法において、
前記裏面側の前記半導体膜をエッチング除去する工程の後、前記半導体基板を熱処理する工程の前に、前記半導体基板を洗浄液に浸漬する工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記裏面側の前記半導体膜をエッチング除去する工程の後、前記半導体基板を洗浄液に浸漬する工程の前に、前記半導体基板の前記裏面側をスクラブ洗浄する工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至6のいずれか1項に記載の半導体装置の製造方法において、
前記半導体基板に前記溝を形成する工程では、前記第2の絶縁膜上の前記半導体膜を同時にエッチング除去する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009060816A JP5083252B2 (ja) | 2009-03-13 | 2009-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009060816A JP5083252B2 (ja) | 2009-03-13 | 2009-03-13 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002315188A Division JP2004152920A (ja) | 2002-10-30 | 2002-10-30 | 半導体装置の製造方法及び半導体製造工程の管理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009200501A JP2009200501A (ja) | 2009-09-03 |
JP5083252B2 true JP5083252B2 (ja) | 2012-11-28 |
Family
ID=41143606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009060816A Expired - Fee Related JP5083252B2 (ja) | 2009-03-13 | 2009-03-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5083252B2 (ja) |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2546986B2 (ja) * | 1985-11-29 | 1996-10-23 | 九州電子金属 株式会社 | 半導体ウエ−ハ及びその製造方法 |
JPS63269562A (ja) * | 1987-04-27 | 1988-11-07 | Seiko Instr & Electronics Ltd | Mos半導体装置の製造方法 |
JP3541400B2 (ja) * | 1992-05-22 | 2004-07-07 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JPH0645337A (ja) * | 1992-05-29 | 1994-02-18 | Komatsu Denshi Kinzoku Kk | シリコンウエーハの処理方法 |
JP3033412B2 (ja) * | 1993-11-26 | 2000-04-17 | 株式会社デンソー | 半導体装置の製造方法 |
JP3329200B2 (ja) * | 1996-08-21 | 2002-09-30 | 株式会社日立製作所 | 半導体装置の製造方法および装置 |
JP3055471B2 (ja) * | 1996-10-03 | 2000-06-26 | 日本電気株式会社 | 半導体基板の製造方法及びその製造装置 |
JP2000077372A (ja) * | 1998-08-31 | 2000-03-14 | Sumitomo Metal Ind Ltd | 気相成長用半導体ウェーハの製造方法 |
JP3742243B2 (ja) * | 1999-03-16 | 2006-02-01 | 株式会社東芝 | ドライエッチング方法および半導体装置の製造方法 |
JP2001044168A (ja) * | 1999-07-30 | 2001-02-16 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
JP2001102321A (ja) * | 1999-09-17 | 2001-04-13 | Applied Materials Inc | 半導体製造装置における基板加熱方法及び半導体製造装置 |
KR100327341B1 (ko) * | 1999-10-27 | 2002-03-06 | 윤종용 | 폴리실리콘 하드 마스크를 사용하는 반도체 소자의 제조방법 및 그 제조장치 |
JP2002313757A (ja) * | 2001-04-17 | 2002-10-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
2009
- 2009-03-13 JP JP2009060816A patent/JP5083252B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009200501A (ja) | 2009-09-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007123875A (ja) | 多孔質層を用いてゲルマニウム・オン・インシュレータ半導体構造を形成するための方法及びこれらの方法によって形成される半導体構造 | |
JP2009194216A (ja) | 半導体装置の製造方法 | |
TW200919589A (en) | Isolated tri-gate transistor fabricated on bulk substrate | |
TWI463535B (zh) | 形成半導體層之方法 | |
US6261973B1 (en) | Remote plasma nitridation to allow selectively etching of oxide | |
US9831084B2 (en) | Hydroxyl group termination for nucleation of a dielectric metallic oxide | |
US20210036152A1 (en) | Method for Fabricating a Semiconductor Device | |
JP5529217B2 (ja) | 半導体装置の製造方法 | |
JP2004152920A (ja) | 半導体装置の製造方法及び半導体製造工程の管理方法 | |
JP2010040931A (ja) | 半導体基板の製造方法及び半導体基板 | |
JP2007300115A (ja) | 層構造の製造方法 | |
JP6083150B2 (ja) | 半導体装置の製造方法 | |
JP5083252B2 (ja) | 半導体装置の製造方法 | |
JP2005079215A (ja) | 半導体装置の製造方法 | |
JP5278132B2 (ja) | 半導体装置の製造方法 | |
JP2002057211A (ja) | トレンチ素子分離領域を有する半導体装置の製造方法 | |
CN113053816B (zh) | 半导体结构及其形成方法 | |
US6153538A (en) | Method of making MOSFET with ultra-thin gate oxide | |
JP6199354B2 (ja) | 半導体装置の製造方法 | |
JP5809317B2 (ja) | 半導体装置の製造方法 | |
CN115064432A (zh) | 半导体器件的制造方法及半导体器件 | |
JP2006313812A (ja) | ウェハの洗浄方法 | |
JP2006313811A (ja) | ウェハの洗浄方法 | |
KR970013189A (ko) | 반도체 집적회로의 소자격리방법 | |
US8278165B2 (en) | Methods for protecting film layers while removing hardmasks during fabrication of semiconductor devices |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120313 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120509 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120807 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120820 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150914 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |